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ADCコードエラー率(CER)を理解する:知っておくべきポイント

高速アナログ-デジタルコンバータ(ADC)のサンプリングレートが向上するにつれ、ADC出力データにおけるコードエラー(スパークルコードとも呼ばれる)の問題も増大しています。コードエラーとは、定義された閾値を超えるADC出力コードの誤りです。閾値は、誤りがADCのノイズの期待振幅を超え、ノイズの存在下で誤りが容易に識別できるレベルとして最も一般的に定義されます。

このエラー閾値の定義を別の言葉で説明すると、エラー振幅が、ADCのガウス分布ノイズを前提とした場合のその振幅の期待確率を超える確率で発生することです。図1は、ADCの出力サンプルで見つかったコードエラーの例です。誤ったサンプルは、理想的な正弦波フィットと比較して明確に見え、プロット内の他のサンプルのノイズをはるかに超えています。

ADCコードエラー率(CER)を理解する:知っておくべきポイント

図1: コードエラーを含むADC出力の例。

ADCのコードエラー率(CER)、別名ワードエラー率(WER)またはメタスタビリティエラー率は、サンプルあたりの平均エラー数として定義され、連続するエラー間の平均サンプル数をカウントすることで測定されます。多くはオーダーで表現され、例えば10–12 errors/sampleとなります。したがって、エラー間の平均時間はコンバータのサンプリングレートに依存します。測定されたCERは、ADCがCER測定時のサンプリングレートで動作している場合にのみ正確です。一般に、サンプリングレートを下げるとCERが桁違いに改善します。

コードエラーがどこから来るのかを見て、なぜサンプリングレートが主要因なのかを理解しましょう。

ADCをスパークルさせる原因
パイプラインフラッシュADCや逐次比較型(SAR)ADCなどのマルチステップADCアーキテクチャでは、サンプリング電圧が段階的にデジタルビットに変換され、各段が前段の結果に依存します。基本的なパイプラインフラッシュ高速ADCを図2に示します。この簡略化ADCでは、各段が入力信号をより細かく推定するデジタルコードを生成する2つの変換段を示しています。

示されたADCの動作は以下の通りです:

ADCコードエラー率(CER)を理解する:知っておくべきポイント

図2: パイプラインフラッシュADCアーキテクチャのブロック図例。

VRES生成プロセスは高速意思決定ループを導入します。1サンプリングクロック期間内に、サンプリング電圧が第1段ADCでデジタルコードに変換され、そのデジタルコードが第1段DACから出力され、元の入力電圧から減算され、第2段で再サンプリングされなければなりません。この高速意思決定ループがコードエラーをもたらすのは、フラッシュADCのコンパレータのセトリングタイムが、サンプリング電圧とVREFの差の関数であるためです。

より簡単に言えば、入力電圧(VCAP1)がコンパレータのリファレンス電圧(例えば7 * VREF /8)に近い場合、コンパレータのセトリングにより長い時間を要します。理論的には、VCAP1がコンパレータのリファレンス電圧に無限に近い場合、コンパレータは線形領域で動作するため永遠にセトリングしません。

ノイズがこれを防ぎますが、コンパレータがセトリングに時間を要しすぎると、第1段DACが誤ったデジタルコードを使って量子化アナログ電圧を出力する可能性があります。結果として、第1段ADCの実際のデジタル出力コードと一致しないVRESが生じます。第2段ADCがこの誤ったVRESを変換すると、コードエラーが発生します。

CERに影響する要因
ここまでの詳細で、CERに影響する要因についていくつか結論を導き出せるはずです。CERは明らかにサンプリングレートに依存します。より高速なサンプリングレートは、意思決定ループが判断を下す時間を短縮します。判断時間が短くなると、コンパレータが間に合わずにセトリングしない確率が指数関数的に増大します。

–Matt GuibordはTexas Instrumentsの高速コンバータ部門システムエンジニア。

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