RISC-Vサミット：議題のハイライト

第3回年次RISC-Vサミットは、来月、2020年12月8-10日に開催され、今年の大部分のイベントと同様に、完全にオンラインになります。このプログラムでは、アーキテクチャ、ハードウェア、ソフトウェア、ツール、検証、セキュリティに関する3日間の講演に加えて、グローバルなRISC-Vコミュニティのケーススタディを取り上げています。

テクノロジー企業と研究機関は、注目すべき製品の更新、プロジェクト、および実装を共有し、次世代のハードウェア、ソフトウェア、および知的財産（IP）を推進する上でのRISC-V命令セットアーキテクチャ（ISA）の役割について話し合います。このイベントでは、オンライン展示ホールとネットワーキングの機会も提供されます。講演者には、Andes Technology、Alibaba、CHIPS Alliance、Google、IBM、NXP Semiconductors、OneSpin Solutions、RedHat、Seagate、SiFive、WesternDigitalなどの幹部が含まれます。

メディアパートナーとして、embedded.comも参加し、2020年12月9日に、1980年に縮小命令セットコンピューター（RISC）という用語を作り出したDavid Pattersonと、JohnHennessyとのファイアサイドチャットもあります。 1990年に教科書「コンピューターアーキテクチャ：定量的アプローチ」を発行しました。これは、それ以来多くのマイクロプロセッサエンジニアの基礎となる本です。

完全な議題はオンラインです（ここのWebサイトをチェックしてください）が、ここにいくつかのハイライトがあります。

1日目、2020年12月8日火曜日

RISC-V、Zephyr、TensorFlow Lite Micro、Renodeを使用したオープンエッジの機械学習エコシステムの構築 ：エッジに近づくことで、機械学習はIoTの展望を大きく変えています。この傾向から生じる機会を十分に活用できるようにするには、開発者がRISC-Vで高度なMLアプリケーションを構築するためのシームレスな環境を構成する、最新のツール、フレームワーク、およびプラットフォームのオープンエコシステムが必要です。基調講演では、Tim Ansell（Google）、Kate Stewart（Zephyr Project）、Brian Faith（QuickLogic）、Michael Gielda（Antmicro）が、RISC-V、Zephyr RTOS、TensorFlow Lite、Renodeの強みについて話し合います。組み合わせることで、ソフトウェア主導の追跡可能な協調的なML開発を最先端に提供します。参加者は、RISC-Vのベンダー中立アプローチが、Zephyr RTOSおよびRenodeシミュレーションフレームワークの基本原則とどのように共鳴するか、およびTensorFlow LiteMicroがオープンISAとそのツールを活用してMLドメインで革新する方法について説明します。ハードウェアレベル、例えばFPGAまたはカスタム拡張機能を使用します。

RISC-Vエコシステムを活用して、1,000万ドル未満でチップを顧客に提供 ：この講演では、RISC-Vエコシステムが12nmプロセスノードで1,000万ドル未満で顧客の手に商業的に実行可能なチップを提供する方法に焦点を当て、最初の商用クラスターCPUの開発におけるIntensivateの旅を紹介します。 IntensivateのCEOであるDeanHalleが、RISC-Vソフトウェアエコシステムが果たした役割、Chip Yardから入手可能なRocket-Chip RTLの役割、役割など、このようなチップを提供するためのコストを削減した方法について説明します。 FireSim FPGAエミュレーションシステムの概要、およびChiselハードウェア言語の役割。

2日目、2020年12月9日水曜日

5Gの新しいラジオスモールセル基地局のRISC-V ：最新のセルラー通信は、直交周波数分割多元接続（OFDMA）エアインターフェースを使用します。このインターフェースでは、データはスロットにグループ化されたシンボルで送信されます。 5Gでは、これらのスロットの範囲は0.25〜0.125ミリ秒です。これらのスロットで伝送されるトラフィックのスケジューリングは、MAC層によって行われます。ネットワークへのトラフィック（アップリンク）と、ネットワークからユーザーへのトラフィック（ダウンリンク）をスケジュールします。効率的な5G基地局は、多くの5Gセルをサポートするだけでなく、複数の個別の携帯電話会社をサポートする多くのユーザーを処理するように設計および展開されています。各オペレーターは、独自のソフトウェアを必要とする場合があります。物理層（PHY）は、MACから渡されたデータ（制御とユーザーの両方）を処理して、送受信用のスロットとシンボルを埋める必要があります。 PHYが厳密なタイミング制約を満たさない場合、データのスロット全体が失われ、リカバリメカニズムが必要になります。この講演では、Gajinder Panesar（Mentor、A Siemens Business）とPeter Claydon（Picocom）が、RISC-Vのクラスターと専用DSPを使用して5GNGスモールセル基地局を実装する異種SoCを紹介します。講演では、厳密なタイミング制約が非侵入的に継続的に監視される方法と、埋め込まれた分析が基地局の動作に関する有用な洞察を提供する方法についても説明します。

RISC-V用の安全なIoTファームウェア ：時間の経過とともに、確立されたプラットフォームベンダーは、軽量の信頼できる実行環境（TEE）と、より小さなプロセッサ用に最適化された相対的な組み込みソフトウェアスタックを開発してきました。ただし、これらのいずれも、未検証のサードパーティソフトウェアライブラリから信頼できるコードを保護する方法と、これらのコンポーネントを商用アプリケーションに電力を供給する単一のファームウェアイメージに安全に組み合わせる方法を理解しているRISC-V開発者には利用できません。このプレゼンテーションでは、Cesare Garlati（Hex Five Security）とSandro Pinto（Universidade do Minho）が、最新のデバイスを構築するために必要なすべてのハードウェアおよびソフトウェアコンポーネントをカバーする、RISC-V用の無料でオープンな安全なIoTスタックを紹介します。 、ファームウェア、およびクラウド管理サービス。これらには、RISC-V32ビットSoCFPGA、マルチゾーンの信頼できる実行環境、セーフティクリティカルなRTOS、TCP / IP接続、TLS ECC暗号化、テレメトリとOTAアプリケーションの展開とファームウェアの更新を提供するMQTTクライアントとブローカーが含まれます。

3日目、2020年12月10日木曜日

再構築された組み込みソフトウェア：RISC-Vを使用して実装されたスレッドプロセッサ ：システムの複雑さが増すにつれて、考えられるすべての動作シナリオを満たすようにRTOSを構成することがより困難になります。開発者は、システムの動作条件に関係なく、優先順位の逆転、デッドロック、リソース競合、競合状態、およびその他のタイミング関連の問題が発生しないようにする必要があります。詳細な分析と厳密な検証にもかかわらず、多くの設計チームは、予期しない状況に対する安全マージンを提供するために実際に必要とされるよりも大きく、より強力なプロセッサを選択します。別の方法は、各タスクを独自のCPUコアに割り当てることです。これにより、タスクのコレクションの管理に関するスケジューリングとリアルタイムの問題の多くが劇的に簡素化されます。 RISC-Vコアの構成可能性と効率性により、特定のタスク用にコアを選択して構成し、そのタスクだけをコアで実行し、タスクがアクティブでないときに電源を切ることが可能であり、実用的です。 Russell Klein（Mentor Graphics）とColin Walls（Mentor、A Siemens Business）は、ハードリアルタイム制約の有無にかかわらず、計算の複雑さの高いタスクと低いタスクの両方を備えたサンプルデザインを使用してこの概念を示しています。 14 nm ASICライブラリに実装された例示的なシステムの実用性、電力、パフォーマンス、および面積（PPA）メトリックの問題に対処するために提供されています。

RISC-V暗号化拡張機能のガイド ：Ben Marshall（ブリストル大学）とBarry Spinney（Nvidia）が、RISC-V暗号化拡張機能のツアーを行い、深く組み込まれたサーバーから大規模なサーバーまで、あらゆるクラスのコアに対応する方法を説明します。新しい手順とその使用方法、および予想される実装コストとソフトウェアパフォーマンスの向上について説明します。

CORE-V-VERIF、RISC-Vコア用の産業グレード検証プラットフォーム ：CORE-V-VERIFは、シリコンで実証済みの産業グレードの機能検証プラットフォームをRISC-Vコミュニティに提供します。このプラットフォームは、CV32E40Pコアの完全な検証サイクルを実行するために使用されており、現在、CV32A6およびCV64A6コアの検証を実行するために使用されています。 CORE-V-VERIFは、RISC-Vコミュニティによって開発された検証コンポーネントを活用し、将来のCORE-Vコアの検証のために、最新のベストプラクティスとテクノロジーを統合するために継続的に保守および拡張されます。 Sven Byer（OneSpin Solutions）、Steve Richmond（Silicon Labs）、Mike Thompson（OpenHW Group）が提供するこのセッションには、CORE-V-VERIFプラットフォームの詳細な分析と、プラットフォームを展開するためのクイックスタートトレーニングが含まれています。 RISC-V検証プロジェクト。 CORE-VコアをIoTチップに統合しているSiliconLabsは、オープンソースハードウェアを次のステップに進めるために検証が重要である理由についての見解を共有しています。

12月8〜10日に開催される2020 Virtual RISC-Vサミットにサインアップし、基調講演、技術プレゼンテーション、テクニカルトーク、チュートリアルなど、RISC-Vの将来に焦点を当てた3日間のプログラムに参加します。およびより大きな半導体業界については、Webサイトをチェックして、ここで登録してください。