高速ADC/DACプラットフォームにおけるマルチチップ同期を活用した電源投入時位相決定論の実現

複数のデジタル信号処理ブロック、広帯域DAC、ADCを単一モノリシックチップに統合することで、電力を大量に消費するFPGAリソースをオフロードできるようになりました。その結果、これまで以上に多くのチャネル数とサンプリングレートを、より小型・低電力のプラットフォームでサポート可能になりました。決定的に重要なのは、これらの先進ICがマルチチップ同期(MCS)アルゴリズムを搭載し、電源投入時に全チャネルで決定論的な位相を提供することで、フロントエンドネットワークを整合させるための複雑なシステムレベルキャリブレーションを不要にした点です。

ハイレベルシステムブロック図

図1に示すテストシステムは、4つの集積DAC/ADC/DSP ICで構成され、各ICには4つの12 GSPS DAC、4つの4 GSPS ADC、12のデジタルアップコンバータ(DUC)と12のデジタルダウンコンバータ(DDC)が内蔵されています。アレイ全体は単一の500 MHzリファレンスクロックで駆動され、これが4つのPLLシンセサイザに分配され、各ディジタイザICに必要な12 GHzクロックを生成します。RFフロントエンドが全入出力に接続され、エッジローンチRFコネクタへのフィルタリングと増幅を提供します。全信号は単一の12 V電源から給電され、送信パスは基板底層、受信パスは最上層に配線され、チャネル間アイソレーションを最大化しています。

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図1. MCSとマルチチャネルキャリブレーションアルゴリズムを実証するシステムのハイレベルブロック図 (出典: アナログ・デバイセズ)

サブアレイクロックツリー構造

クロックツリーは、単一の500 MHzリファレンスを中心に構築され、これが4つのPLLシンセサイザと、システムリファレンス信号(SYSREF)とベースバンドプロセッサ(BBP)クロックを生成するリファレンスロックバッファに供給されます。このアーキテクチャには3つの主要メリットがあります:

• チャネルごとのSYSREF遅延で、IC間のトレース長ミスマッチを補正。
• PLLごとの位相調整で、全ディジタイザクロックを同期し、熱勾配を補償。
• ユーザー定義SYSREF遅延で、各ディジタイザのセットアップ/ホールド要件を満足。

バッファICのアナログ微細遅延タップにより、SYSREFパルスが全ICに同一サンプルクロックサイクル内で到達し、ソフトウェアまたはハードウェアで補正可能な単一位相リファレンスを提供します。

ベースバンドプロセッサとのデジタルインターフェース

各ディジタイザは、BBPとJESD204BまたはJESD204Cリンクを確立します。リンクパラメータ(レーン数L、コンバータ分解能N'、バーチャルコンバータM)がデータ帯域幅を決定します。本検証では、DACリンクにM=16、N'=16、L=4、ADCリンクにM=8、N'=16、L=2を使用。250 MSPSのI/Qデータレートで、ADCとDAC両側のレーンレートは16.5 Gbpsとなり、計算式は以下の通りです:

JESD204Bの場合:

リンクはJESD204Cサブクラス1で動作し、SYSREFを用いてローカル拡張マルチブロックカウンタ(LEMC)を整列させます。LEMCは7.8125 MSPSで動作(F=8オクテット/フレーム、K=32フレーム/マルチフレーム)。システム温度変化時でもLEMCレートが一定であることが、任意RF周波数での決定論的位相の要件です。

マルチチップ同期手法

集積ADC/DAC ICは、DUC/DDC DSPブロックがアクティブでも、全送受信RFチャネルで決定論的位相を保証するMCS回路を提供します。工場キャリブレーション時にルックアップテーブル(LUT)を構築することで、RF周波数、熱ドリフト、システムリセットに関わらず、毎回の電源投入で同一の位相整合が達成されます。

図2は2ステップのMCSワークフローを示します:

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図2. MCSワークフローでデータレーンと内部NCOをサブアレイ全体で整列 (出典: アナログ・デバイセズ)

アルゴリズムは2段階に分かれます:

• ワンショット同期 - SYSREFとLEMC境界を同期させ、全ディジタイザのJESDデータレーンを整列。
• NCOマスタースレーブ同期 - BBPを介してGPIOベースのトリガーをルーティングし、全内部NCOを整列。

ワンショット同期では、ユーザーがJESDパラメータを定義し、オプションでSYSREF平均化を設定。システムが全ICに同時SYSREFパルスを発行します。結果のSYSREF-LEMC位相レジスタをポーリングし、ゼロ値で整列確認。次にマスタースレーブ同期で1つのICをマスターに指定し、そのGPIO0出力で残りのICのGPIO0入力を駆動。LEMC立上がりエッジでのトリガーで全スレーブのNCOをリセットし、マスターの位相にロックします。

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図3. SYSREF信号でワンショット同期、GPIO信号でNCOマスタースレーブ同期、決定論的位相を実現 (出典: アナログ・デバイセズ)

両ステップ後、受信DDCと送信DUCが、静的熱勾配下でも100回の電源サイクルで繰り返し可能な位相オフセットを示します。図4は、校正済み位相オフセットが各チャネルで密にクラスタリングしており、全8 DDCと8 DUCで決定論的振る舞いが確認されています。

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図4. 受信微細DDC(左)と送信微細DUC(右)が繰り返し電源サイクル後も整列維持 (出典: アナログ・デバイセズ)

ブート時にMCSアルゴリズムを実行すれば、PLLシンセサイザがSYSREF信号との位相関係を維持する限り、決定論的位相が確立されます。熱ドリフトによるPLL位相変化に対抗するため、プラットフォームはPLLシンセサイザ位相調整を組み込み、整合を維持します。

次回では、PLL位相調整を詳細に検証し、複数サブアレイへの拡張性を調べ、この決定論的基盤上に構築されるシステムレベルキャリブレーションアルゴリズムを紹介します。

参考文献

1. Del Jones, "JESD204C Primer: What's New and in It for You—Part 1." Analog Dialogue, vol. 53, no. 2, June 2019.

2. Del Jones, "JESD204C Primer: What's New and in It for You—Part 2." Analog Dialogue, vol. 53, no. 3, July 2019.