Verilog forループ完全ガイド：再利用可能なハードウェアロジックの構築

forループはソフトウェアで最も広く使用されるループですが、Verilogでは主にハードウェアロジックを複製するために使用されます。forループの考え方は、与えられた条件が真である限り、ループ内に与えられた文のセットを反復実行することです。これはwhileループと非常に似ていますが、イテレータが利用可能で、条件がこのイテレータの値に依存する文脈でより多く使用されます。

構文

for (<初期条件>; <条件>; <ステップ代入>) begin
  // 文
end

キーワードforはこのタイプのループを指定するために使用され、3つの部分からなります：

1. 信号の初期値を指定する初期条件
2. 与えられた条件が真かどうかを評価するチェック
3. 次の反復のための制御変数の更新

初期条件と制御変数の更新はforループに含まれており、whileループのように別途指定する必要はありません。whileループはより汎用的で、与えられた文を与えられた条件が真である限り繰り返す場合に主に使用されます。しかし、forループは通常、ステップ変数によって制御される明確な開始と終了を持ちます。

以下はforループの使用例を示す簡単な例です。

module my_design;
  integer i;
  initial begin
    // Verilogには++演算子が存在しないことに注意！
    for (i = 0; i < 10; i = i + 1) begin
      $display ("Current loop#%0d ", i);
    end
  end
endmodule

ncsim> run
Current loop#0
Current loop#1
Current loop#2
Current loop#3
Current loop#4
Current loop#5
Current loop#6
Current loop#7
Current loop#8
Current loop#9
ncsim: *W,RNQUIE: Simulation is complete.

設計例

8ビット左シフトレジスタを、forループなしで実装する場合と、forループを使用する場合で比較し、ループ構造の有用性を理解しましょう。

module lshift_reg (
  input clk,           // クロック入力
  input rstn,          // アクティブロー リセット
  input [7:0] load_val, // ロード値
  input load_en,       // ロードイネーブル
  output reg [7:0] op  // 出力レジスタ値
);

// ポジティブエッジで、リセットがローなら出力を0に
// リセットがハイでload_en=1なら新しい値をopにロード
// リセットがハイでload_en=0ならレジスタを左シフト
always @ (posedge clk) begin
  if (!rstn) begin
    op <= 0;
  end else begin
    if (load_en) begin
      op <= load_val;
    end else begin
      op[0] <= op[7];
      op[1] <= op[0];
      op[2] <= op[1];
      op[3] <= op[2];
      op[4] <= op[3];
      op[5] <= op[4];
      op[6] <= op[5];
      op[7] <= op[6];
    end
  end
end
endmodule

同じ動作をforループで実装すると、コードが削減され、レジスタ幅の違いに対応できるスケーラブルな設計になります。レジスタ幅をVerilogパラメータ化すると、同じパラメータをforループ内で使用できます。

module lshift_reg (
  input clk,
  input rstn,
  input [7:0] load_val,
  input load_en,
  output reg [7:0] op
);

integer i;

// ポジティブエッジで、リセットがローなら出力を0に
// リセットがハイでload_en=1なら新しい値をopにロード
// リセットがハイでload_en=0なら毎クロックシフト
always @ (posedge clk) begin
  if (!rstn) begin
    op <= 0;
  end else begin
    // load_enが1なら値をロード、そうでなければ毎クロックシフト
    if (load_en) begin
      op <= load_val;
    end else begin
      for (i = 0; i < 8; i = i + 1) begin
        op[i+1] <= op[i];
      end
      op[0] <= op[7];
    end
  end
end
endmodule

テストベンチ

以下は設計をインスタンス化するテストベンチコードです。

module tb;
  reg clk;
  reg rstn;
  reg [7:0] load_val;
  reg load_en;
  wire [7:0] op;
  
  // DUTクロックの設定
  always #10 clk = ~clk;
  
  // 設計のインスタンス化
  lshift_reg u0 (
    .clk(clk),
    .rstn(rstn),
    .load_val(load_val),
    .load_en(load_en),
    .op(op)
  );
  
  initial begin
    // 1. テストベンチ変数の初期化
    clk <= 0;
    rstn <= 0;
    load_val <= 8'h01;
    load_en <= 0;
    
    // 2. 設計にリセットを適用
    repeat (2) @ (posedge clk);
    rstn <= 1;
    repeat (5) @ (posedge clk);
    
    // 3. 1クロックだけload_enをセットしてload_valをロード
    load_en <= 1;
    repeat(1) @ (posedge clk);
    load_en <= 0;
    
    // 4. 20クロック実行して終了
    repeat (20) @ (posedge clk);
    $finish;
  end
endmodule