次世代ウェアラブル SRAM に不可欠なウェーハレベル チップスケール パッケージング

ウェアラブル テクノロジーに関する最近の議論で、The Osterhout Design Group の CEO である Ralph Osterhout 氏は、「機能しないのは、人々を環境から遠ざけるかさばるデバイスだ。ワイヤーだらけでハンマーヘッドシャークのように見えるものなら、ノー。それは機能しない。」と述べました（出典）。

ボード占有面積を小さく保つため、マイクロコントローラはより小さなプロセスノードへ移行しながら、より高度な機能を追加し続けています。このシフトは必然的に、より大きなオンチップ キャッシュ メモリの必要性を高めます。しかし、各新ノードでは、ソフトエラー率の上昇、歩留まりの低下、消費電力の増加により、追加の組み込み SRAM の統合がより困難になります。顧客は高度にカスタマイズされた SRAM オプションも要求するため、MCU ベンダーがあらゆるキャッシュサイズを在庫するのは非現実的。結果として、多くの設計者はキャッシュを外付け SRAM チップに配置することを選択します。

しかし、外付け SRAM には独自のスペース ペナルティがあります。6 トランジスタ セル レイアウトでは、SRAM ダイを新しいノードに縮小してもパッケージはかさばったまま。組み込み SRAM に影響する同じ信頼性と電力の問題が再発します。

1 つの解決策は、SRAM ダイと MCU ダイをマルチチップ パッケージ（MCP）または 3D システム・イン・パッケージ（SiP）で組み合わせることです。このアプローチは全体のボード面積を削減できますが、多額の設備投資が必要で、生産後の柔軟性が制限されます。SiP で単一ダイを交換するにはパッケージ全体の再認定が必要で、コストと時間がかかります。

SRAM を外付けのまま、パッケージサイズを大幅に削減する方法はあるでしょうか。答えは、ダイ対パッケージ面積比を最小化することにあります。

現在最も先進的な方法は、ウェーハレベル チップスケール パッケージング（WLCSP）です。WLCSP はダイシング直後に各ダイをパッケージに組み立て、ボンドワイヤやインターポーザーを排除します。設計上、チップスケール パッケージはダイ面積の 20% 以内に収まり、最新プロセスではバンプ材料の薄い層のみを追加し、フットプリントをほぼ変えません。

図. Deca Technologies で開発された WLCSP は、ダイ面積を維持しながら高密度パッケージングを実現。(出典：Deca Technologies/Cypress Semiconductor)

ベアダイと比較して、CSP にはいくつかの利点があります。テストとハンドリングが容易、組み立てコストが低い、優れた熱伝導性。さらに、ダイが新しいプロセスノードで製造される場合、CSP エンベロープを変更せずに、パッケージを再設計することなく容易にアップグレードできます。

ウェアラブルと IoT アプリケーションでは、体積削減効果が顕著です。今日の典型的な 48 ボール BGA SRAM は 8 mm × 6 mm × 1 mm（48 mm³）ですが、WLCSP パッケージでは同じダイが 3.7 mm × 3.8 mm × 0.5 mm に収まり、体積が約 85% 削減されます。この縮小は、より小さな PCB とより薄い最終製品に直結します。

したがって、WLCSP ベースの SRAM 需要はウェアラブルを超え、より広範な IoT エコシステムへと拡大しています。これらのメリットを活用したい設計者は、「Getting Started with Chip-Scale Packages」などのリソースを参照してベストプラクティスを確認できます。