CMOS イメージ センサーの低照度 INL の最適化:解析とシミュレーション

より高解像度のイメージセンサーに対する需要が高まるにつれ、同じセンサーサイズ内により多くのピクセルを収めるためにピクセルピッチが縮小されています。同じフレームレートで読み取るには、複数の行を同時に読み取る必要があります。これには、ピクセル ピッチごとに複数のアナログ データ コンバータ (ADC) が必要です。その結果、ADCのピッチはさらに縮小され、より密なレイアウトが必要になりました。寄生結合の可能性が増加し、電気的クロストークとして現れます。シングルスロープ ADC アーキテクチャでは、ADC には電源、グランド、バイアス、ランプなどのいくつかの共有共通ネットがあります。多数の ADC が同時に変換すると、これらの共有ネットでキックバックが発生する可能性があります。これは非理想性につながる可能性があり、そのうちの 1 つは非線形です。

図 1. 列並列読み出しアーキテクチャ。 （画像：フォルツァシリコン）

従来の非線形性の原因に加えて、ADC のアレイ サイズがより大きく高密度になったことにより、アレイ レベルの影響がより顕著になります。これらにより、直線性プロットにディップが発生する可能性があり、修正が面倒で複数の修正曲線が必要になります。従来、光学的に黒い列は行ノイズ補正とオフセットキャンセルに使用されてきました。これらはすべて同様の信号レベルを持っているため、同時に変換され、共有ネットに障害が発生します。これにより、画像の暗い領域に非線形性が生じる可能性があり、人間の目にはより顕著になります。また、暗闇でのADC変換回数はシーンに応じて変化します。その結果、外乱の大きさが変化し、修正がより困難になります。したがって、問題を根本から取り除く方が良いでしょう。

シングルスロープ ADC と直線性

図 2. 典型的なシングルスロープ ADC。ピクセル列バスは CDS 操作を使用して読み取られます。 （画像：フォルツァシリコン）

列並列 ADC アーキテクチャとシングルスロープ ADC の回路図をそれぞれ図 1 と図 2 に示します。 ADC は相関二重サンプリング (CDS) を使用してピクセル電圧を読み取ります。画素リセットレベルに対するオートゼロ化（AZ）が完了します。ランプは固定基準レベルに保持され、ピクセル TG レベルがサンプリングされます。このシナリオでは、このレベルが高から低までの範囲のランプ信号と比較されます。ランプ信号と TG レベルが一致した瞬間に、ラッチ パルスが生成されます。

このパルスは、ピクセル信号に対応する所望のデジタル コードであるカウンタ値をラッチするために使用されます。 ADC アレイでは、列バス ラインごとに 1 つの ADC があります。電源、グランド、バイアス、ランプはアレイ内のすべての ADC で共有されます。その結果、特定の行を読み取るときに、ADC アレイのセクションが同時に変換する際のキックバックによって引き起こされるこれらの共有ネット上の障害は、すべての ADC で共通になります。従来、行ノイズや固定オフセットを補正するために、アクティブ ピクセル アレイの側に光学的に暗い列が追加されていました。

直線性は、測定された出力と理想的な出力の差を測定します。これは、統合非線形性 (INL) の観点から定量化されます。 CMOS イメージ センサーの INL の一般的なソースには、ピクセル出力ソース フォロワ、VLN 電流源、ランプ、ADC フロントエンドのサンプリング コンデンサ、およびプリアンプが含まれます。 INL に対するピクセル ソース フォロワの寄与は主にボディ効果によるもので、ソース電圧が増加するとデバイスのしきい値電圧が増加します。これは暗信号として知られています (図 3)。 VLN デバイスのドレイン-ソース間電圧が変化すると、VLN 電流が変化します (チャネル長変調)。 VLN 電流の変動は、ピクセルの出力ソースフォロワの相互コンダクタンス (gm) に影響を及ぼし、ゲイン信号を依存させます (1) ここで、Rs は VLN の出力インピーダンスです。

図 3. ソースフォロワとその出力に対する結果として生じるボディエフェクト。 （画像：フォルツァシリコン）

カスコード VLN 電流源を使用すると、チャネル長変調の影響を軽減できます。ただし、これには、VLN デバイスが明るい信号レベルで飽和状態から抜け出す可能性があるため、ピクセル信号の使用可能な範囲が減少するという副作用があります。ランプ発生器の電流源の抵抗が有限であるため、ランプは、特に暗信号レベルでの INL のもう 1 つの主な原因です。最後に、ADC では、INL の主な発生源はサンプリング回路とプリアンプです。サンプリング回路 INL は、信号に依存するスイッチの抵抗とサンプリング キャップの信号に依存する静電容量によって発生します。これは、ピクセル リセット レベルとピクセル TG レベルのセトリング エラーに影響します。

低照度 INL の原因と考えられる解決策

セクション 2 で説明したように、ADC はすべて電源/グランド、バイアス、ランプを共有します。多数の ADC が同時に変換すると、共有ネット上でキックバックが発生します。 CDS はピクセルと ADC のランダムなオフセットをキャンセルするために使用されるため、同じ信号レベルの変換が近接して発生します。その結果、複数の ADC が同じ信号レベルを変換している場合、重大なキックバックが発生して INL が発生します。この効果は、ピクセルと ADC の時間ノイズがフォトン ショット ノイズを支配する暗信号領域でより顕著になります。より明るい信号レベルを変換する ADC はショット ノイズが多く、同時に変換しないため、キックバックがより分散されます。光学的に黒い列に加えて、暗信号領域で変換する ADC の数はシーンに応じて変化する可能性があります。この外乱には空間成分もあり、外乱の発生源に近い ADC ではより大きなキックバックが発生し、その結果 INL が大きくなります。その結果、INL は大きさと空間分布の両方においてシーンに依存することになり、後処理で修正することが非常に困難になります。したがって、チップ上の INL を減らすことが望ましいです。

この式は、VLN 電流の変動がピクセルの出力ソースフォロワの相互コンダクタンス (gm) に影響を及ぼし、そのゲイン信号が依存することを説明しています (1) ここで、Rs は VLN の出力インピーダンスです。 （画像：フォルツァシリコン）

ランプは INL の主な原因です。アクティブ アレイを変換する ADC では、ランプ スロープの乱れにより、低照度レベルでの INL プロットにバンプが発生します。外乱の大きさは、ランプ分配配線上の寄生 RC からのローパス フィルターとして、ソースから遠く離れた ADC で減少します。ランプ上の乱れは、ランプへの寄生容量を介したプリアンプ出力遷移からのキックバック効果によって引き起こされます。 ADC ピッチが小さいため、より緻密な配線が必要となり、ランプの分離がより困難になります。

図4. プリアンプのミラー容量。 （画像：フォルツァシリコン）

攻撃者の割合が増えると、シーンによってはキックバックが増加します。 ADC カラムのレイアウトを作成するときは、ランプ配線を慎重に考慮する必要があります。寄生結合のもう 1 つの原因は、プリアンプの入力 MOSFET の CGD です (図 4)。これらのデバイスは、フリッカーノイズを低減するために大きな W と L を持つように設計されているため、関連する静電容量も大きくなります。プリアンプでカスコード構成を使用すると、静電容量のミラー効果を軽減できます。

別の外乱源はコンパレータのバイアスです。妨害はバイアスそのもの、またはバイアスが参照される電源/グランドに発生する可能性があります。これは、電流源の CGD (つまり、プリアンプと同じメカニズム) によって引き起こされます。電源/グランドの乱れは、コンパレータ出力が切り替わるときの突然の IR 降下によって引き起こされます。特に多くの ADC が同時に変換する場合、または金属層の数が限られているために電源とグランドのインピーダンスが大きい場合、電流が無視できないため、IR 降下レベルが大きくなる可能性があります。

図 5. 遷移時間の違いによる ADC 変換の変動。 （画像：フォルツァシリコン）

同じイメージ センサー フォーマットでより高い解像度とより高いフレーム レートに移行する現在の傾向の結果、より多くの ADC に適合して仕様を達成するために、ADC ピッチは減少しています。しかし、センサーのサイズも調整されていないため、電源ネットとグランドネットの配線は同じ要因で改善されていません。 IR 降下によりコンパレータ バイアスの VGS が変化し、その結果、犠牲となる ADC コンパレータの電流が変化します。さらに、バイアス電流のノイズによりコンパレータの遷移時間が変化し、非線形性として現れることがあります (図 5)。

非線形性は、ADC カウント レートが高速になるとより顕著になります。ADC カウント レートは、有効行時間を短縮して高フレーム レートを達成するために使用されます。妨害を軽減するには、複数のオプションがあります。まず、バイアス ジェネレータの駆動強度を上げてバイアス ノードのインピーダンスを下げることができ、これにより外乱をより早く安定させることができます。第 2 に、同じ電源ドメイン上の高速スイッチング ゲートの数を減らすことができ、電源/グランドでの IR 降下の低減に役立ちます。これは、これらのデバイスを別の電源ドメインに移動することによって実現されます。電源/グランド配線抵抗を最小限に抑えることについても慎重に考慮する必要があります。

もう 1 つのアプローチは、犠牲となる ADC に対するグリッチの影響を軽減することです。これは、各 ADC のバイアス電圧を個別にサンプリングすることで実現できます。その結果、外乱はバイアス ネットを介して伝播しません。電源/グランドの外乱はサンプリングされたバイアス電圧に反映され、同じ VGS が維持されます。電源/グランドの乱れによって VGS が変化しないように、サンプリング キャップのサイズには適切な注意を払う必要があります。コンパレータのバイアス電圧をサンプリングすることのトレードオフとして、kTC ノイズが発生します。コンパレータは信号チェーン内でプリアンプの後に続くため、入力換算 ADC 時間ノイズに対する kTC の影響は通常は重要ではありません。

図 6. INL シミュレーション テストベンチ。この図では、ADC アレイが 9 つのセクションに分割されています。 （画像：フォルツァシリコン）

この効果を調査するために、ADC アレイがモデル化され、INL プロットが行われます。すべての電源、グランド、バイアス、ランプの配線抵抗は、シミュレーション テストベンチでモデル化されます。リファレンス (ランプとバイアス) は水平方向に配線されます。電源とアースは水平および垂直に配線されます。 ADC アレイは、セクションに分割し、m-factor を使用してモデル化されます。アレイのモデル化に必要なセクションの数を決定する際には、電源/グランド関連の変動を適切な実行時間内でシミュレートできるように、特別な注意が払われます。暗い列もテストベンチに含まれています。 ADC は RC 抽出されるため、寄生容量の影響が結果に表示されます。電源とアースの垂直配線は、センサー内の実際の配線を表すために慎重にモデル化されています。テストベンチは、アレイのセクションが固定の暗信号レベルに保たれるように設定されています。アレイ内の残りの ADC への入力は、INL プロットにスイープされます。各セクションの直線性が比較され、空間パターンがあるかどうかが判断されます。テストベンチのブロック図を図 6 に示します。

図 7. INL プロットの比較。 （画像：フォルツァシリコン）

変更前後のシミュレーション結果を図 7 に示します。INL プロットは信号範囲の最初の 25 パーセントを対象としています。元の結果には、変更を加えずに INL プロットが表示されます。次の 2 つのプロットは、前のセクションで説明した変更を加えた INL を示しています。 1 つのプロットではコンパレータ バイアスがサンプリングされませんが、もう 1 つのプロットではコンパレータ バイアスがサンプリングされます。見てわかるように、コンパレータ バイアスをサンプリングすると INL が大幅に改善されます。

この記事では、ADC アレイの低照度の非線形性を予測するための分析およびシミュレーションの方法論を紹介しました。 INL の従来の原因はよく知られていますが、ピクセル アレイの解像度が向上し、その結果 ADC ピッチが減少するにつれて、追加のアレイの非線形原因が顕著になってきました。考えられる複数のソースが ADC アレイ内の共通ネットに影響を与える可能性があり、最も顕著なのはランプとバイアスです。この外乱を軽減する方法が示されていますが、これにはいくつかの慎重な設計選択が必要です。ソースを特定する方法も示されていますが、これには ADC アレイの慎重なモデリングが必要です。シミュレーションの結果、低いコード レベルで INL が低下し、その後の変更が改善されることが明らかになりました。

この記事は、Forza Silicon Corporation (カリフォルニア州パサデナ) のシニア アナログ設計エンジニアである Jatin Hansrani によって書かれました。詳細については、 ここをご覧ください。