CMOSイメージセンサーの低照度INL最適化：解析とシミュレーション

より高解像度イメージセンサーへの需要増に伴い、同じセンサーサイズにより多くのピクセルを収めるためピクセルピッチが縮小されています。同じフレームレートで読み出すためには、複数行を同時に読み出す必要があります。これにより、ピクセルピッチあたり複数のアナログ-デジタルコンバータ（ADC）が必要になります。ADCピッチはさらに縮小され、よりタイトなレイアウトが要求されます。寄生結合の可能性が高まり、電気的クロストークとして現れます。シングルスロープADCアーキテクチャでは、ADCはいくつかの共通ネット（電源、グラウンド、バイアス、ランプ）を共有します。多数のADCが同時に変換を行うと、これらの共有ネットにキックバックが生じます。これにより非理想性が生じ、その一つが非直線性です。

図1. カラム並列読み出しアーキテクチャ。（画像：Forza Silicon）

従来の非直線性源に加え、ADCのアレイレベル効果が、ADCアレイのより大規模化・高密度化により顕在化します。これらは直線性プロットにディップを生じさせ、修正が面倒で複数の補正曲線を必要とします。従来、光学ブラックカラムは行ノイズ補正とオフセットキャンセルに使用されます。これらはすべて類似の信号レベルを持つため、同時に変換され共有ネットに擾乱を導入します。これにより画像の暗い領域に非直線性が生じ、人間の目にはより顕著に見えます。さらに、暗領域でのADC変換数はシーンによって変化する可能性があります。その結果、擾乱の大きさが変わり、補正がより困難になります。したがって、問題を発生源で排除することが望ましいです。

シングルスロープADCと直線性

図2. 典型的なシングルスロープADC。ピクセルカラムバスはCDS動作で読み出されます。（画像：Forza Silicon）

カラム並列ADCアーキテクチャとシングルスロープADC回路図を図1と図2にそれぞれ示します。ADCは相関二重サンプリング（CDS）を用いてピクセル電圧を読み出します。オートゼロ（AZ）はピクセルリセットレベルに対して完了します。ランプは固定基準レベルで保持され、ピクセルTGレベルがサンプリングされます。このレベルは、この場合ハイからローへ変化するランプ信号と比較されます。ランプ信号とTGレベルが等しくなると、ラッチパルスが生成されます。

このパルスはカウンタ値をラッチするために使用され、これがピクセル信号に対応する所望のデジタルコードとなります。ADCアレイでは、カラムバスラインごとに1つのADCがあります。電源、グラウンド、バイアス、ランプはアレイ内のすべてのADCで共有されます。その結果、ADCアレイのセクションが同時に変換することによって引き起こされるキックバックによるこれらの共有ネット上の擾乱は、特定の行を読み出す際にすべてのADCに共通となります。従来、アクティブピクセルアレイの側面に光学的に暗いカラムを追加し、行ノイズや固定オフセットの補正を行ってきました。

直線性は、測定出力と理想出力の差を測ります。積分非直線性（INL）で定量化されます。CMOSイメージセンサーの典型的なINL源には、ピクセル出力ソースフォロワー、VLN電流源、ランプ、ADCフロントエンドのサンプリングコンデンサ、プリアンプがあります。ピクセルソースフォロワーのINLへの寄与は主にボディ効果によるもので、ソース電圧上昇に伴いデバイスの閾値電圧が上昇します。これはダーク信号として知られます（図3）。VLN電流はVLNデバイスのドレイン-ソース電圧変化に伴い変化します（チャネル長変調）。VLN電流の変動はピクセル出力ソースフォロワーのトランスコンダクタンス（gm）に影響し、ゲインを信号依存にします（1）ここでRsはVLNの出力インピーダンスです。

図3. ソースフォロワーとボディ効果による出力への影響。（画像：Forza Silicon）

カスコードVLN電流源を使用するとチャネル長変調の影響を低減できます。しかし、これは明るい信号レベルでVLNデバイスが飽和から外れるため、ピクセル信号の使用可能範囲を狭める副作用があります。ランプはもう一つの主要なINL源で、特にランプジェネレータの電流源の有限抵抗により暗い信号レベルで顕著です。最後にADCでは、主なINL源はサンプリング回路とプリアンプです。サンプリング回路INLは、スイッチの信号依存抵抗とサンプリングキャップの信号依存容量により、ピクセルリセットレベルとピクセルTGレベルのセトリングエラーに影響するため発生します。

低照度INLの原因と対策

セクション2で説明したように、ADCはすべて電源/グラウンド、バイアス、ランプを共有します。多数のADCが同時に変換すると、共有ネットにキックバックが発生します。CDSはピクセルとADCのランダムオフセットをキャンセルするために使用されるため、同じ信号レベルの変換が近接して発生します。その結果、複数のADCが同じ信号レベルを変換すると、顕著なキックバックがINLを引き起こします。この効果は、ピクセルとADCのテンポラルノイズが光子ショットノイズを支配するダーク信号領域でより顕著です。より明るい信号レベルを変換するADCはより多くのショットノイズを持ち、同時に変換されないため、より分散したキックバックになります。光学ブラックカラムに加え、ダーク信号領域で変換するADCの数はシーンによって変化します。擾乱は空間的成分も持ち、擾乱源に近いADCがより大きなキックバックを経験し、より大きなINLとなります。結果として、INLは大きさと空間分布の両面でシーン依存となり、後処理での補正が非常に困難になります。チップ上でINLを低減することが望ましいです。

この式は、VLN電流の変動がピクセルの出力ソースフォロワーのトランスコンダクタンス（gm）に影響し、ゲインを信号依存にすることを説明しています（1）ここでRsはVLNの出力インピーダンスです。（画像：Forza Silicon）

ランプは主要なINL源です。アクティブアレイを変換するADCは、ランプ傾斜の擾乱により低照度レベルでINLプロットにバンプを持ちます。擾乱の大きさは、ランプ配線上のRC寄生によるローパスフィルタ効果により、ソースから遠いADCで減少します。ランプへの擾乱は、寄生容量を介したプリアンプ出力遷移からのキックバック効果によって引き起こされます。ADCピッチが小さいため、よりタイトな配線が必要となり、ランプの分離がより困難になります。

図4. プリアンプのミラー容量。（画像：Forza Silicon）

アグレッサーの割合が増えると、シーンに依存してキックバックが増加します。ADCカラムのレイアウト作成時にランプ配線を慎重に考慮すべきです。別の寄生結合源は、プリアンプの入力MOSFETのCGDです（図4）。これらのデバイスはフリッカーノイズ低減のために大きなWとLで設計されるため、より大きな関連容量を持ちます。プリアンプにカスコード構成を使用すると、容量のミラー効果を低減できます。

別の擾乱源はコンパレータバイアスです。擾乱はバイアス自体、またはそれが参照される電源/グラウンド上に生じます。これは電流源のCGDによって引き起こされます（プリアンプと同じメカニズム）。電源/グラウンド擾乱は、コンパレータ出力がスイッチングするときの突然のIRドロップによって引き起こされます。IRドロップレベルは、電流が無視できないため大きくなり得ます。特に多数のADCが同時に変換する場合や、電源/グラウンドのインピーダンスが大きい場合（例えば、金属層数の制限により）です。

図5. 遷移時間の差によるADC変換変動。（画像：Forza Silicon）

同じイメージセンサーフォーマットでより高解像度化し、より高フレームレート化する現在のトレンドの結果、ADCピッチはより多くのADCを収め仕様を達成するために減少しています。しかし、センサーサイズも同じ比率で調整されるわけではないため、電源/グラウンドネットの配線は同じ因子で改善されていません。IRドロップはコンパレータバイアスのVGSを変化させ、犠牲ADCのコンパレータ電流に変化をもたらします。逆に、バイアス電流のノイズはコンパレータの遷移時間を変化させ、非直線性として現れます（図5）。

非直線性は、高フレームレート達成のために実効行時間を短縮するために使用されるより高速なADCカウントレートでより顕著になります。擾乱を低減するための選択肢はいくつかあります。第一に、バイアスジェネレータの駆動能力を高めてバイアスノードのインピーダンスを減らし、擾乱のより速いセトリングを助けます。第二に、同じ電源ドメイン上の高速スイッチングゲート数を減らし、電源/グラウンド上のIRドロップ低減を助けます。これはこれらのデバイスを別の電源ドメインに移動することで達成されます。電源/グラウンド配線抵抗の最小化にも慎重な配慮が必要です。

別のアプローチは、犠牲ADCへのグリッチ効果を低減することです。これは各ADCでバイアス電圧を個別にサンプリングすることで達成できます。その結果、擾乱はバイアスネットを伝播しません。電源/グラウンド上の擾乱はサンプリングされたバイアス電圧にミラーされ、同じVGSを維持します。電源/グラウンド擾乱がVGSを変化させないよう、サンプリングキャップのサイズ設定に適切な注意を払う必要があります。コンパレータバイアス電圧をサンプリングするトレードオフは、kTCノイズの導入です。コンパレータは信号チェーンでプリアンプに続くため、入力換算ADCテンポラルノイズへのkTCの影響は通常無視できます。

図6. INLシミュレーションテストベンチ。この図ではADCアレイを9セクションに分割しています。（画像：Forza Silicon）

この効果を調査するため、ADCアレイをモデル化しINLをプロットしました。すべての電源、グラウンド、バイアス、ランプの配線抵抗をシミュレーションテストベンチでモデル化しました。参照（ランプとバイアス）は水平に配線されます。電源とグラウンドは水平かつ垂直に配線されます。ADCアレイはセクションに分割しm-factorを使用してモデル化します。電源/グラウンド関連の変動を妥当な実行時間でシミュレートできるよう、アレイをモデル化するために必要なセクション数の決定に特別な配慮を払います。ダークカラムもテストベンチに含めます。ADCはRC抽出され、寄生容量の効果が結果に現れます。電源/グラウンドの垂直配線は、センサー内の実際の配線を表すよう慎重にモデル化されます。テストベンチは、アレイの一セクションを固定ダーク信号レベルに保つように設定されます。残りのADCへの入力をスイープし、それらのINLプロットを取得します。各セクションの直線性を比較し、空間的パターンがあるか判断します。テストベンチのブロック図を図6に示します。

図7. INLプロット比較。（画像：Forza Silicon）

修正前後のシミュレーション結果を図7に示します。INLプロットは信号範囲の最初の25%分です。元の結果は修正なしのINLプロットを示します。次の2つのプロットは、前セクションで言及した修正を施した場合のINLを示します。一方ではコンパレータバイアスをサンプリングせず、もう一方ではサンプリングしています。見て取れるように、コンパレータバイアスをサンプリングするとINLが大幅に改善します。

本稿では、ADCアレイにおける低照度非直線性を予測するための解析とシミュレーション手法を提示しました。従来のINL源はよく理解されていますが、ピクセルアレイ解像度の向上とそれに伴うADCピッチ縮小により、追加のアレイレベル非直線性源が顕著になってきました。ADCアレイの共通ネットに影響を与える複数の可能性のある源、特にランプとバイアスが存在します。これらの擾乱を低減する手法を提示しましたが、これには慎重な設計選択が必要です。原因を特定する手法も提示しましたが、これにはADCアレイの慎重なモデリングが必要です。シミュレーション結果は、低コードレベルでのINLディップが修正後に改善することを示しています。

本記事は、Forza Silicon Corporation（カリフォルニア州パサデナ）のシニアアナログ設計エンジニア、Jatin Hansrani氏によって執筆されました。詳細についてはこちらをご覧ください。