Cadence、ML駆動Cerebrusツールでチップ設計生産性10倍・PPA 20%向上

チップ設計は急速に進化しています。顧客はより多くの機能、より小さなフットプリント、より低い消費電力を要求し、複雑さを新たな高みに押し上げています。エンジニアはますます逼迫しており、スケジュール通りの製品提供が困難になっています。Cadence Design Systemsは、RTLからサインオフまでのフロー全体を最適化する機械学習（ML）駆動ツールCerebrus Intelligent Chip Explorerでこれに応えます。

Cerebrusは、消費者電子機器からハイパースケールコンピューティング、5G、自動車、モバイル設計まで幅広いアプリケーションで、設計生産性を最大10倍、電力・性能・面積（PPA）を20%改善すると主張しています。このソリューションはオンプレミスとクラウドコンピュートを組み合わせ、従来数十人のエンジニアと数ヶ月の手動イテレーションを必要とした作業を自動化します。

「これはMLを使用した初のフルフローデジタル最適化ツールです」と、CadenceのプロダクトマネジメントグループディレクターRod Metcalfe氏は述べています。「設計複雑性が増す中、エンジニアは手動イテレーションを強いられており、これはスケーラブルではありません。Cerebrusは大規模コンピュートを活用し、自動化を効率化してより高い生産性を解き放ちます。」

Metcalfe氏は、単一エンジニアがわずか10日で改善された5nmモバイルCPU設計に収束し、PPAを自動的に向上させた事例を紹介しました。

別のユースケースでは、自動フロアプラン最適化により、大幅なタイミングと電力ゲインを実現しました。

過去の設計知識を再利用することで、Cerebrusは繰り返しの手動学習を排除し、エンジニアが高インパクトタスクに集中できるようにします。Cadenceはこれを電子設計自動化（EDA）における「革命」と表現し、高度ノードと増大し続ける設計複雑性に取り組むチームにとって不可欠なツールとして位置づけています。

初期採用者にはRenesasとSamsung Foundryが含まれます。RenesasのShibatani Satoshi氏は、Cerebrusによる自動フロー最適化で設計性能が10%以上向上したと指摘。Samsung FoundryのSangyun Kim氏は、クリティカルブロックで8%以上の消費電力削減と、わずか数日の使用でタイミングが50%改善したと報告しています。

• 強化学習ML: 非自明なフローソリューションを探索し、PPAと生産性を向上。
• MLモデル再利用: 過去の学習を新プロジェクトに自動適用し、学習曲線を短縮。
• 生産性向上: 単一エンジニアが複数ブロックのフルRTL-to-GDSフローを並行自動最適化。
• 大規模分散コンピューティング: オンプレミスまたはクラウドリソースで迅速な探索をスケール。
• 直感的インターフェース: インタラクティブなコックピットでリアルタイム分析と実行管理。

Cerebrusは、Genus合成、Innovus実装、Tempusタイミングサインオフ、Joules RTL電力、Voltus IC電力整合性、Pegasus検証を含むCadenceの広範なデジタルフルフロースイートとシームレスに統合され、顧客に高速で予測可能な設計クロージャへの道を提供します。