ASIC/FPGAにおける非同期リセット同期:課題、ベストプラクティス、高度な解決策
現代のVLSI設計では、信頼性の高いリセットメカニズムが既知の起動状態を確立するために不可欠です。本稿では、非同期リセットと同期クロックの間の調整課題を検討し、ASICおよびFPGA環境での実証済み戦略を提示します。
非同期リセットは、クロックエッジを待たずに同期ロジックをパワーアップ直後に定義された状態へ導くため広く用いられます。しかし、その解除はシステムクロックと慎重にタイミングを合わせ、メタスタビリティと間欠的障害を回避しなければなりません。これらの問題は、大規模、マルチクロックドメイン設計で深刻化します。
非同期リセットの核心要件を再確認し、従来の同期および配布手法を批評し、より高速、シンプル、信頼性の高い収束をもたらす高度なテクニックを紹介します。ASIC固有およびFPGA固有のベストプラクティス、および具体的なユースケースを別セクションで詳述します。
パート1(本記事)では主要な問題を概説し、パート2でASICおよびFPGAの解決策を展開し、パート3で追加のユースケース洞察を提供します。
1. 非同期リセットの課題
デジタルVLSIシステムは通常、予測可能な振る舞いを保証するためにリセットを含みます。リセットは同期式(アクティブクロックを必要とする)または非同期式(クロックを必要としない)で実装できます。同期リセットは決定論的レイテンシを導入しメタスタビリティを回避しますが、データパスタイミングに影響を与える可能性があります。非同期リセットは低レイテンシで専用フリップフロップ入力を利用できますが、いくつかの欠点があります:
- リセット解除時のフリップフロップにおける潜在的メタスタビリティ。
- DFTサポートのための直接アクセス必要性。
- ラドハードアプリケーションにおける単一事象過渡(SET)への感受性。[1]
同期対非同期リセットの議論は続いていますが[2]、本稿では非同期リセット問題の解決に焦点を当てます。記述される多くのテクニックは両リセットタイプに適用可能です。
典型的な非同期リセットドライバには、外部ポート、電源RCネットワーク、ウォッチドッグタイマー、手動リセットボタン、マイクロプロセッサなどの外部マスタがあります。クロックがパワーアップ時にアクティブでない設計や、低消費電力パワーオンシーケンスなど、非同期リセットが必須となるシナリオも存在します。
リセットアサーションはクロックタイミングを無視できますが、解除はセットアップとホールド要件を満たすためにクロックと同期させる必要があります。違反するとメタスタビリティと設計失敗を招きます。図1はアクティブハイ非同期リセットを示します:(a)アサーション時、CLKに関わらずフリップフロップ出力Qをクリア;(b)不適切な解除タイミングはデータパス違反と類似のメタスタビリティを誘発します。
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図1: アクティブハイ非同期リセットのアサーションと解除。(a) リセットアサーション (b) タイミング違反を伴う解除. (出典: vSync Circuits)
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