ASIC/FPGAにおける非同期リセット同期の習得：高度なテクニック

はじめに

非同期リセットはVLSI回路の第一防衛線であり、すべての同期ロジックがパワーアップ後に既知の状態から開始することを保証します。リセット信号の解除がクロックドメインと慎重に調整されない場合、設計者は間欠的で追跡困難な障害に直面します。特に大規模、マルチクロックドメインのASICや、リセット信号を数百万のフリップフロップへルーティングしなければならないFPGAで顕著です。

非同期リセットの課題

同期の問題に加え、非同期リセットネットワークの膨大な広がりは、ルーティングと面積の面からも大きな課題となります。この問題はクロックドメイン数と必要なファンアウトに比例してスケールし、クロックツリー合成（CTS）に匹敵するリソース配分を要求します。

シリーズの概要

• パート1：同期問題の特定と従来の緩和アプローチ。
• パート2（本記事）：ASICおよびFPGAにおけるより高速で信頼性の高いリセット配布のための高度なテクニック。
• パート3：特殊ケースの解決策と実用的なヒント。

2. 非同期リセットタイミング収束テクニック

高レイテンシリセットネットワークを持つ大規模設計では、現代ロジックが要求する短いクロックサイクルに対応するのが困難です。従来のスタティックタイミング解析（STA）最適化は、コストが高すぎるか、甚だしくは非現実的になることがあります。実証済みの2つのテクニック、リセットパイプライニングとファンアウト制限が、ASICとFPGAの両実装でスケーラブルな収束パスを提供します。

2.1. 非同期リセットパイプライニング

核心アイデアは、リセット解除の1サイクル遅延と引き換えに、タイミング予算を緩和することです。各同期器の後ろに追加の非同期セットフリップフロップ（P1）を挿入し、SETとD入力に同じアクティブハイリセット信号（RSTO）を与えます。RSTOが非アサートされると、新しい段のセットアップとホールド制約が、通常の同期パスと同様に満たされます。

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図6: パイプライニングを用いた非同期リセット（出典: vSync Circuits）

機能的には、パート1で説明した標準的なリセットツリーと同様に振る舞い、リセット解除時の1サイクルレイテンシが追加されるだけです。この追加レイテンシは通常無視できます。なぜならパワーアップ時に一度だけ発生するからです。

設計制約が重要な役割を果たします。同期器フリップフロップは複製から保護される必要があります（パート1で議論した再収束パス問題を避けるため）、一方P1段はMAX_FANOUTルールで制約されます。例えば、同期器出力のファンアウト8で十分なことが多いです。P1段がファンアウト上限に達すると、合成ツールが自動的にフリップフロップを複製し、それぞれ低レイテンシのサブネットワークを形成します（図6b参照）。

複製が自動的に処理されるため、設計の成長や変更に合わせてシームレスにスケールします。単一パイプライン段でタイミング収束しない場合、追加段（P2～PN）を挿入し、それぞれ独自のMAX_FANOUT値で制約できます。

実設計での適用例を図7に示します。ここではP1段（PORT6と命名）が合成ツールにより約40回複製され、ファンアウト制約を満たしました。各サブネットワークが要求タイミングを満たし、大規模複雑設計での手法の有効性を確認しています。

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図7: 非同期リセットパイプライニングの実例（出典: vSync Circuits）