Astera Labs、CXL 2.0およびPCIe 5.0ソリューションを発表、ヘテロジニアスコンピュートのレイテンシと消費電力を削減

ファブレス半導体スタートアップのAstera Labsは、データセンターにおけるレイテンシに敏感なワークロードに対応し、ヘテロジニアスコンピュートアーキテクチャを解放するために、目的別に構築されたCXL 2.0およびPCIe 5.0接続ソリューションを発表しました。これらの新ソリューションは、データ中心のアプリケーションにおけるシステム全体のパフォーマンスボトルネックを対象としています。

データの増大とAI/機械学習などの特殊ワークロードに伴い、目的別に構築されたアクセラレータが、同一ボードまたはラック上で汎用CPUと並行して動作し、統合メモリ空間を共有する必要があります。CXL 2.0インターコネクトは、キャッシュコヒーレントなトポロジの構築に不可欠です。

ポートフォリオの最初の製品は、Aries Compute Express Link（CXL 2.0）スマートリタイマファミリ（PT5161LX、PT5081LX）で、低レイテンシCXL.io接続を提供。これらのデバイスは現在、戦略的顧客向けにサンプリング中です。CEOのJitendra Mohan氏は、「CXLエコシステムへの拡大により、Astera Labsは複雑なヘテロジニアスコンピュートとコンポーザブルなディスアグリゲーションシステムトポロジを解放する目的別ソリューションを提供する上で、もう一つの大きな飛躍を遂げました」と述べています。

CXLコンソーシアムによって2020年11月にリリースされたCXL 2.0仕様は、キャッシュコヒーレンスとメモリセマンティクスを備えたオープンな業界標準インターコネクトを拡張します。新機能には、より多くのデバイスをサポートするためのファンアウト用スイッチング、より高い利用率とオンデマンド容量のためのメモリプーリング、持続メモリサポートが含まれ、CXL 1.1および1.0との完全な後方互換性を維持しています。

CXLコンソーシアム会長のBarry McAuliffe氏は、「初期のCXLコンソーシアムメンバーとして、Astera Labsはその接続専門知識を提供しCXL標準の発展に貢献しました。急成長するCXLエコシステムを支援するため、同社の最初のCXLシリコン実装が市場に投入されることを嬉しく思います」と述べています。

Intelとの協業による新しいPCIe 5.0ソリューション

Astera Labsは、Intel Xeon ScalableプロセッサとのPCIe接続において、Ariesスマートリタイマポートフォリオの新しい低レイテンシモードを発表しました。Intelとのパートナーシップで開発されたこのモードは、PCIeリンクレイテンシを10 ns未満に削減し、データ中心のワークロードでのパフォーマンスを向上させます。Astera Labsは、IntelのSapphire Rapids Xeon Scalableプラットフォームとの堅牢なPCIe 5.0相互運用性を実証した最初のベンダーであると主張しています。

新しいプラグアンドプレイのスマートリタイマアドインカード「Equinox」も発表されました。Intelと共同開発されたこのカードとその目的別ファームウェアは、Intelの最新Xeon Scalableプロセッサを使用したPCIe 5.0対応システムの構築を簡素化し、Astera Labsが複雑なシステムトポロジの導入を加速するユーザーフレンドリーなプラグアンドプレイボードへとシフトしたことを示しています。

「PCIe Gen5とCXLは、今日のそして明日のヘテロジニアスコンピュートワークロードとデータセンターアーキテクチャの基盤技術です」と、IntelのコーポレートVP兼データセンターエンジニアリングおよびアーキテクチャジェネラルマネージャーのZane Ball氏は述べています。「Intelは、Astera Labsのようなエコシステムリーダーと協力し、次期Intel Xeon Scalableプラットフォーム（Sapphire Rapidsを含む）においてPCIeとCXLのインターコネクトレイテンシを大幅に削減します。」

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