超低消費電力抵抗レス電圧リファレンス：優れたPSRRを実現

概要

本稿では、高電源電圧変動除去比（PSRR）を持つナノワット級抵抗レスサブスレッショルド電圧リファレンスを提案します。自己バイアスMOS電圧分割器を採用し、電圧リファレンス全体のバイアス電流を供給します。この電流は閾値電圧特性を含む正温度係数（TC）電流です。異なる閾値電圧を持つトランジスタにこの電流を注入することで、負TCが大幅に低減されたデルタ閾値電圧を実現し、同時に生成される正TC項で温度補償を行います。これにより、コンパクトな構造で低消費電力・高PSRRな温度安定電圧リファレンスを達成しました。65 nm CMOS技術での検証結果：最小動作電圧0.35 V、アクティブ面積0.00182 mm²。リファレンス電圧148 mV、-30〜80 ℃でTC 28 ppm/℃。ライン感度1.8 mV/V、100 HzでフィルタリングキャパシタなしPSRR 53 dB、消費電力2.28 nW。

はじめに

電圧リファレンスは電子システムのコアモジュールの一つで、医療機器、電源管理、無線環境センサ、通信回路などで広く使用されます。技術向上に伴いシステム電源電圧が低下し続ける中、ナノスケール技術向け低消費電力電圧リファレンスの要求が急増しています[1, 2]。

従来の電圧リファレンスはバンドギャップリファレンス（BGR）回路ベースで、V_BEと熱電圧の重み付け和です[3, 4]。しかし、V_BEの非線形温度特性により、精度向上にはカーブチャー補償が不可欠です[5, 6]。BGRのもう一つの欠点は消費電力です。V_BEは約0.7 Vでプロセス改善でも低下せず、絶対的に電源電圧を制限します。これらがBGRを低電圧・ナノスケール応用に不向きにしています。

低消費電力動作のため、MOSのみサブスレッショルド電圧リファレンスが徐々に採用されています[7-10]。弱反転領域トランジスタは微小電流で低消費電力に有利で、関連リファレンスの消費電力を効果的に削減できます。また、MOSFET特性はプロセス改善と整合的で、MOSFETベースリファレンスは先進技術への適応性が高いです。さらに、低消費電力応用では抵抗使用も避けるべきです。リファレンス電流は通常抵抗値に反比例するため、低消費電力とは高抵抗を意味し[10]、大きなノイズとチップ面積増大を招きます。

電源電圧変動除去比（PSRR）も電圧リファレンスの重要パラメータです。従来のPSRR改善策は、追加アンプ[11]、長チャネルトランジスタ[12]、カスコード構造、追加ゲイン段[13]など、チップ面積と消費電力の犠牲を伴います。

上記課題を克服するため、ナノワット級MOSFETベース抵抗レスサブスレッショルド電圧リファレンスを提案します。ナノスケールプロセス等の先進技術に適しています。PSRR向上のため自己バイアスMOSFET電圧分割器を採用し、NMOS閾値電圧特性を含む正TCバイアス電流を生成。この電流が電圧リファレンス全体のバイアス電流として機能します。また、バイアス電流に埋め込まれた閾値電圧を、異なる閾値電圧を持つMOSFETに注入することで再現します。提案手法により、負TCが大幅に縮小したデルタ閾値電圧（ΔV_TH）を取得。さらに、絶対温度に比例（PTAT）した項も重み付け付きで取得し、ΔV_THとPTAT電圧の重み付け和を同時に実現。2つの異なる閾値電圧の相互TC相殺により、温度補償に必要なPTAT電圧を大幅に縮小可能です。この手法で、コンパクト構造のMOSFETのみ抵抗レス電圧リファレンスを低消費電力で達成しました。

手法

図1に示す通り、提案電圧リファレンスはスタートアップ回路、自己バイアス電流生成回路、V_REF生成回路で構成されます。全nチャネルMOSFETは中閾値電圧NMOS（mvt NMOS）。MP4は高閾値電圧PMOS（hvt PMOS）、他pチャネルMOSFETは中閾値電圧PMOS（mvt PMOS）。図1の全トランジスタはスタートアップ回路内のものを除きサブスレッショルド領域で動作。

スタートアップ回路

スタートアップ回路はMP5、MP6、MN4で構成。パワーオン初期、MP6ゲート電位が低くMP6がオン。MP6生成電流でMN1、MN2ゲート電位が上昇し、回路全体が動作開始。同時にMP5がスタートアップコンデンサMN4を充電。MN4充電進行に伴いMP6が徐々にオフになり、スタートアップ回路がコアから追加消費電力なしで分離されます。この手法で、望ましい動作点で動作しつつ退化点を回避します。

自己バイアス電流生成回路

図1中央部は自己バイアス電流生成回路で、MOSFETのみの電圧分割器ベースです。電圧リファレンス全体の正TCバイアス電流をここで生成し、NMOS中閾値電圧に関連します。このバイアス電流の独自特性を利用し、提案電圧リファレンスを便利に実現します（詳細は「手法」節で解析）。

サブスレッショルド領域トランジスタの電流-電圧特性では、V_DS > 4V_Tでドレイン電流がV_DSにほぼ独立になります。ここでV_T = kT/qは熱電圧、kはボルツマン定数、qは素電荷、Tは絶対温度。電流は：

$$ I_D = S I_{SQ} \exp\left(\frac{V_{GS} - V_{TH}}{m V_T}\right) \quad (1) $$

で表されます。S = W/Lはアスペクト比、mはサブスレッショルド傾斜係数、V_THは閾値電圧、I_SQは比例電流：

$$ I_{SQ} = \mu C_{OX} (m-1) V_T^2 \quad (2) $$

μはキャリア移動度、C_OXは単位面積酸化膜容量。

MOSFETのみ電圧分割器（MN1、MN2、MN3）を流れる電流は：

$$ I_{D\_MN1} = S_{MN1} I_{SQN} \exp\left(\frac{V_{GS\_MN1} - V_{THN}}{m V_T}\right) \quad (3) $$

$$ I_{D\_MN2} = S_{MN2} I_{SQN} \exp\left(\frac{V_{GS\_MN2} - V_{THN}}{m V_T}\right) \quad (4) $$

$$ I_{D\_MN3} = S_{MN3} I_{SQN} \exp\left(\frac{V_{GS\_MN3} - V_{THN}}{m V_T}\right) \quad (5) $$

I_SQNはNMOS比例電流、V_THNはNMOS閾値電圧。

MN2とMN3のアスペクト比が同一でI_D_MN2 = I_D_MN3のため、V_GS_MN2 = V_GS_MN3が保証され、V_GS_MN1 = 2 V_GS_MN2となります。PMOSトランジスタがカレントミラーを形成し、電流比K_1 = S_MP1/S_MP2、K_2 = S_MP3/S_MP2を定義。MN1とMN2のドレイン電流関係は：

$$ I_{D\_MN1} = K_1 I_{D\_MN2} \quad (6) $$

式(3)〜(6)を組み合わせ、V_GS_MN2とI_D_MN2を導出：

$$ V_{GS\_MN2} = m V_T \ln\left(\frac{K_1 S_{MN2}}{S_{MN1}}\right) \quad (7) $$

$$ I_{D\_MN2} = S_{MN2} I_{SQN} \exp\left(\ln\frac{K_1 S_{MN2}}{S_{MN1}} - \frac{V_{THN}}{m V_T}\right) \quad (8) $$

解析便宜上、式(8)を簡略化：

$$ I_{D\_MN2} = a T^{2-n_1} \exp\left(b - \frac{V_{THN}}{m V_T}\right) \quad (9) $$

ここで、a = S_MN2 μ_n0 C_OX (m-1) (k/q)²、b = ln(K_1 S_MN2/S_MN1)は温度非依存、μ_n0は温度非依存キャリア移動度因子、n_1はキャリア移動度の絶対温度指数項（通常約1.5）。

式(9)から、閾値電圧V_THNは絶対温度補完（CTAT）、熱電圧V_Tは絶対温度比例（PTAT）です。温度上昇に伴いV_THN/(m V_T)が減少するため、バイアス電流の正電流特性が増強されます。

以上で、NMOS閾値電圧特性を内包する正TCバイアス電流をMOSFETのみ構造で実現しました。

V_REF生成回路

V_REF生成回路は図1右部に示す通り、MP3とMP4の2トランジスタのみで構成。サブスレッショルド動作のため、I_D_MP4は：

$$ I_{D\_MP4} = S_{MN4} I_{SQP} \exp\left(\frac{|V_{GS\_MP4}| - |V_{THP}|}{m V_T}\right) \quad (10) $$

I_SQPはPMOS比例電流、V_THPはPMOS閾値電圧。

I_D_MP4 = K_2 I_D_MN2より、NMOS閾値電圧V_THNの特性が出力ノードに転送され、PMOS閾値電圧V_THP特性と重畳されます。式(8)と(10)からV_REFは：

$$ V_{REF} = |V_{THP}| - V_{THN} + m V_T \ln\left(\frac{K_2 S_{MN2} I_{SQn}}{S_{MP4} I_{SQP}}\right) + m V_T \ln\left(\frac{K_1 S_{MN2}}{S_{MN1}}\right) \quad (11) $$

式(11)の最初の2項でデルタ閾値電圧が実現されます。V_TH = V_TH0 - βT（V_TH0は0 Kでの閾値電圧、βは閾値電圧TC）より、生成デルタ閾値電圧は|β V_THP| > β V_THNで大幅に縮小したTCを持つCTAT電圧です。さらに、最後の2項で2つの追加PTAT電圧が同時に実現され、デルタ閾値電圧の縮小TCを相殺します。したがって、複雑な構造なしでコンパクトな温度安定リファレンス電圧が、|V_THP0| - V_THN0で安定して達成されます。

以上の解析に基づき、コア部分がわずか3ブランチのみの低消費電力MOSFETのみ電圧リファレンスを実現。自己バイアス電流源の独自特性により、1つのダイオード接続PMOSでCTAT電圧（縮小TC）、PTAT電圧生成、重み付け和を同時に達成。全構成要素がMOSFETのみで、生成リファレンス電圧はデルタ閾値電圧に比例。したがって、ナノスケール技術での低消費電力応用に適し、更先進技術への拡張も可能です。

提案電圧リファレンスのPSRR

PSRR性能を説明するため、電源電圧ノイズからV_REFへの経路と対応等価機能図を図2に示します。

図2に基づき、経路3の小信号モデルを図3に示し、以下の式を得ます：

$$ \frac{v_{dd} - v_A}{r_{ds,MP1}} + g_{m,MP1} v_{dd} = \frac{v_A}{r_{ds,MN1}} + g_{m,MN1} v_A \quad (12) $$

式(12)から、経路3を通じた電源ノイズのノードAへの伝達関数：

$$ Av_{path3} = \frac{v_A}{v_{dd}} = \frac{r_{ds,MN1} + g_{m,MP1} r_{ds,MN1} r_{ds,MP1}}{r_{ds,MP1} + r_{ds,MN1} + g_{m,MN1} r_{ds,MN1} r_{ds,MP1}} \quad (13) $$

サブスレッショルド領域トランジスタのトランスコンダクタンスはg_m = I_D/(m V_T)。同一電流でのg_m,MP1とg_m,MN1の関係はg_m,MP1 = g_m,MN1。式(13)を簡略化：

$$ Av_{path3} \approx 1 \quad (14) $$

ノードBも経路1を通じてノードAに影響しますが、効果は経路3と逆で：

$$ Av_{path1} \approx -1 \quad (15) $$

V_A = 2 V_GS,MN2のため、経路2のゲインは：

$$ Av_{path2} = -\frac{1}{2} g_{m,MN2} \left(2 r_{ds,MN2} \parallel \frac{1}{g_{m,MP2}}\right) \approx -\frac{1}{2} \quad (16) $$

経路4を通じたv_ddのノードBへの影響：

$$ Av_{path4} = \frac{2 r_{ds,MN2}}{(1/g_{m,MP2}) + 2 r_{ds,MN2}} = \frac{2 g_{m,MP2} r_{ds,MN2}}{1 + 2 g_{m,MP2} r_{ds,MN2}} \quad (17) $$

図2のノードAからノードBへ、さらに2式：

$$ Av_{path4} v_{dd} + Av_{path2} V_A = V_B \quad (18) $$

$$ Av_{path3} v_{dd} + Av_{path1} V_B = V_A \quad (19) $$

式(18)、(19)からノードBのノイズ：

$$ V_B = \frac{2 g_{m,MP2} r_{ds,MN2} - 1}{1 + 2 g_{m,MP2} r_{ds,MN2}} v_{dd} \approx v_{dd} \quad (20) $$

提案自己バイアス電流源により、電流生成部出力ノードBが電源電圧の小信号変動を追従し、電圧リファレンス全体のPSRR改善に寄与します。

同様の手法で経路5と経路6の電源ノイズゲインは式(21)、(22)で表されます：

$$ Av_{path5} = g_{m,MP3} \left(r_{ds,MP3} \parallel \frac{1}{g_{m,MP4}}\right) \quad (21) $$

$$ Av_{path6} \approx 1 \quad (22) $$

図2のリファレンス生成部ノイズ経路接続関係を考慮し、リファレンス電圧V_REFへの電源ノイズ影響は経路5と経路6で決定：

$$ v_{REF} = Av_{path5} V_B + Av_{path6} v_{dd} = \frac{1}{1 + g_{m,MP4} r_{ds,MP3}} v_{dd} = \frac{1}{1 + \frac{\exp(V_{DS,MP3}/V_T) - 1}{m}} v_{dd} \quad (23) $$

V_DS > 4 V_Tでは式(23)の指数項が非常に大きくなり、V_DS,MP3増大とともにPSRR性能が大幅向上。提案設計では最小V_DS,MP3が200 mV超で、電源電圧変化がV_REFにほとんど影響しません。したがって、提案構造は優れたPSRR性能を持ちます。

結果と考察

電圧リファレンスを65 nm CMOSプロセスで実装、レイアウトは図4に示す通り0.00182 mm²アクティブ面積を占有。

図5に27 ℃でのラインレギュレーションを示します。最小動作電圧350 mV、生成リファレンス電圧V_REF約148 mV。ライン感度（LS）1.8 mV/V。

350 mV電源電圧でのV_REF温度特性を図6に示します。-30〜80 ℃でTC 28 ppm/℃。V_REFは-15 ℃以下と25 ℃以上で正温度特性、中温度域で負温度特性を示します。

図7に350 mV電源電圧での温度依存消費電流を示します。電流は正TCを示し、室温消費電力約2.28 nW。

図8に27 ℃、350 mV電源電圧でのPSRR結果を示します。出力フィルタキャパシタなしで100 Hzまで53 dB以上。前述の通り、電源電圧上昇でPSRRはさらに改善可能で、図8は提案リファレンスの最悪ケースです。

図9に27 ℃、350 mV電源電圧での無トリミングV_REF分布（100サンプル）を示します。平均値147 mV、標準偏差3.97 mV、ばらつき（σ/μ）2.7%。

表1に提案電圧リファレンス特性をまとめ、先行報告電圧リファレンスと比較。

結論

ナノスケール応用に適し、更先進プロセスへ拡張可能な高PSRR抵抗レス低消費電力電圧リファレンスを提案しました。MOSFET電圧分割器ベースの自己バイアス電流源により、必要なCTAT電圧、PTAT電圧、重み付け和をコンパクト構造で同時実現。デルタ閾値電圧をCTAT電圧として採用し、負TCを大幅縮小。これにより必要PTAT電圧も縮小し、電源電圧と消費電流を低減可能。全構成がMOSFETのみで、電力感度高い高集積応用（SoC等）に優位性を持ちます。