アモルファスSiパッシベーションによる高移動度Ge p-MOSFET：表面配向効果

概要

室温マグネトロンスパッタリングで堆積したアモルファスシリコン（a-Si）パッシベーションにより、(001)配向基板上で記録的な高効果正孔移動度を実現するGe p-MOSFETを示しました。0.9 nm a-Siキャップで(001)デバイスはピークμeff 278 cm²/V·sを達成し、Siユニバーサル移動度の約3倍に達しながら、低サブスレッショルドスイングと低リークを維持。一方、(011)および(111)配向デバイスでは移動度が低く界面準位密度が高く、Ge-MOSFET設計における結晶配向の重要性を強調しています。

背景

ゲルマニウム（Ge）はシリコンより高い正孔移動度と低い熱予算を持ち、次世代CMOSと薄膜トランジスタへの応用が期待されています。この潜在力を引き出すには、欠陥密度を最小限に抑えた界面が不可欠です。アモルファスSiキャップは界面準位を抑制し、優れた熱安定性を持ち、物理気相成長（PVD）で低温堆積可能なことから、主要なパッシベーション戦略として浮上しています。本研究ではマグネトロンスパッタリングでGe(001)、Ge(011)、Ge(111)ウェハー上にa-Siを成長させ、結果として得られる電気特性を評価しました。

方法

図1aにプロセスフローを示します。希釈HF（1:50）洗浄後、50 Wで60–100秒スパッタリングし0.5–0.9 nmのa-Si層を形成。5 nm HfO₂ゲート誘電体をALD（250 °C、TDMAHf/H₂O）で堆積。50 nm TaNゲート電極をスパッタリング、パターニング、エッチング。ソース/ドレインにBF₂⁺イオン（30 keV、1×10¹⁵ cm⁻²）を注入、15 nm Niメタライゼーション後、400 °C高速熱アニールで活性化。図1b、1cに完成デバイスの断面概略と顕微鏡上部像を示します。

0.5 nmと0.9 nm a-Siスタックの透過型電子顕微鏡（TEM）像（図2）から、薄いキャップは完全酸化される一方、厚いキャップはアニール後もSi単原子層2層を保持することが判明。したがってSi/SiO₂界面層（IL）はa-Si厚さに依存します。

結果と考察

図3aに0.9 nm a-Siを用いた(001)、(011)、(111)デバイスのId-VgとIg-Vg曲線を示します。全デバイスが優れた伝達特性（Lg=3 µm、W=100 µm、チャネル方向[110]）を示します。Vg-Vth = -0.8 Vで(001)トランジスタが最高Ion（図3b）を示し、これは優れたμeffに起因します。統計解析（図4）で(001)デバイスが3配向中で最高Ion、最低リーク、最良サブスレッショルドスイング（SS）、最も望ましいVthを持つことを確認。

容量-電圧測定（図5）で全配向でほぼ同一の反転容量（~1.56 µF/cm²）を示し、a-Si堆積レートが結晶面に依存しないことを示唆。容量換算有効厚さ（CET）は2.2 nm。わずかなVthシフトはウェハー間の微小ドーピング変動と整合。

移動度抽出（図6）で(001)デバイスがQinv ≈ 3.5×10¹² cm⁻²でピークμeff 278 cm²/V·sを達成、Siユニバーサル値の約2.97倍。高μeffは表面粗さ（配向間で同等）ではなく、界面準位密度（Dit）低減に起因。

図7で(111)デバイスにおけるa-Si厚さの影響を検証。tSiを0.9 nmから0.5 nmへ減らすと、Vds=-1.5 V、Vg-Vth=-0.8 VでIonが32%増大するが、同時にSS劣化とリーク増大を招く（Dit増大のため）。図8でトレードオフを定量化：薄いキャップはCET低減とCincreaseで駆動電流向上だが、高DitでSSとリーク悪化。

図9で0.5 nmキャップが高Qinvで最高μeff（229 cm²/V·s）を示すが、Dit増大の代償あり。Cinv-Vgから抽出したCET（図9a）はtSi=0.5、0.7、0.9 nmでそれぞれ1.8、1.9、2.2 nm。

文献ベンチマーク（図10）で本手法のa-Siパッシベーションが競争力あるμeffを実現、更なる最適化でSi₂H₆ベース手法とのギャップ縮小可能。

最後に、(001)デバイスで薄いa-Si（0.5 nm）はIon改善するが、0.9 nm対比でわずかにリーク増大、CETとDitのトレードオフを示唆。

DitをSS測定から抽出（式1）し、各配向でtSiに対してプロット（図12）。最低Ditは(001)デバイスの0.9 nmと(111)デバイスの0.7 nmで見られ、この相関が(001)デバイスの優れたSSを説明。

結論

室温マグネトロンスパッタリングによるアモルファスSiパッシベーションは、特に(001)基板上で高駆動電流・低リークのGe p-MOSFETを実現します。0.9 nm a-Siキャップでピークμeff 278 cm²/V·s（Si比2.97倍）と優れたSSを達成。キャップ厚を0.5 nmに薄くするとCET薄化でIonさらに向上するが、Dit増大、リーク増大、SS劣化の代償あり。これらの結果は、Geベースデバイスで駆動電流、リーク、界面品質を両立させるには結晶配向とa-Si厚さの両方を最適化する必要があることを示しています。

略語

ALD

原子層堆積

BF₂⁺

フッ化ホウ素イオン

CET

容量換算有効厚さ

Ge

ゲルマニウム

GeOₓ

ゲルマニウム酸化物

HF

フッ化水素酸

HfO₂

二酸化ハフニウム

HRTEM

高分解能透過型電子顕微鏡

IL

界面層

MOSFETs

金属-酸化物-半導体電界効果トランジスタ

Ni

ニッケル

Si

シリコン

SS

サブスレッショルドスイング

TaN

窒化タンタル

TDMAHf

テトラキス(ジメチルアミド)ハフニウム