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BJTバイアス技術:クラスA、B、AB、C、D増幅器のマスター

概要

この章のエミッタ共通セクションで、SPICEシミュレーションにより半波整流された出力が明らかになりました:トランジスタが入力サイクルの半分でアクティブ領域に留まらなかったのです。波形全体を保持するため、少量のバイアス電圧を導入し、トランジスタをサイクル全体でアクティブモードに保ちました。このバイアス電圧は多くの増幅器クラスで不可欠です。

一部のシナリオでは半波出力が意図的です。特定の用途では、入力波形の一部のみを再現する動作クラス(A、B、C、AB)が要求されます。以下に各クラスの簡潔な概要を示します。

増幅器クラスの概要

クラスA

クラスAでは、トランジスタが入力サイクル全体で導通し、カットオフや飽和に達しません。DCバイアスによりトランジスタをカットオフと飽和のちょうど中間に配置し、AC信号を増幅器のハイ/ローリミットの間に中心に配置します。これにより入力波形の忠実な再現が得られます。

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クラスB

クラスB増幅器は、DCバイアスなしでエミッタ共通構成を最初に使用したものです。トランジスタは半サイクルのみ導通し、半波出力を生成します。単一のクラスB段は単独ではあまり有用ではありませんが、プッシュプル対(相補性の2トランジスタ)を用いると、正と負の半波を別々に処理し、結合して完全な波形を再現しながら、クラスAより高い出力電力と低い発熱を実現できます。

BJTバイアス技術:クラスA、B、AB、C、D増幅器のマスター

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クラスAB

クラスABはクラスAとBの中間です。トランジスタはサイクルの50%以上100%未満で導通し、直線性と効率のバランスを取ります。クラスAに対してベースをわずかに負にバイアスすることで、カットオフ時間を短縮しつつ、純粋なクラスBの深刻な歪みを回避します。

クラスC

クラスC動作では半サイクル未満(<180°)で導通します。出力は大きくクリッピングされますが、共振タンク回路(並列LC)と組み合わせると、増幅器の「キック」が高周波発振を維持できます。この構成は、高い電力効率が最重要視される固定周波数RF送信機(FMラジオなど)に最適です。

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クラスD

クラスD増幅器は根本的に異なります:出力トランジスタはカットオフまたは飽和のみで駆動され、入力振幅に対応したデューティサイクルの高周波矩形波を生成します。ローパスフィルタリング後、出力は元の波形に近似します。このトポロジーは発熱を最小化し、非常に高い効率を達成するため、高出力オーディオや産業用インバータで一般的です。

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静止電流と負荷線

静止電流は入力がゼロのときに流れる定常電流です。クラスAでは飽和電流の半分に等し、クラスBとCではゼロ、クラスABではカットオフ直上にあります。負荷線(コレクタ-エミッタ電圧対コレクタ電流のグラフ)は、与えられた負荷抵抗に対するトランジスタの動作点を示します。クラスAでは静止点が負荷線の中点に位置し、線形動作を確保し飽和を回避します。

BJTバイアス技術:クラスA、B、AB、C、D増幅器のマスター

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電圧分割バイアスの実践

専用の電池でバイアスを供給するのは、電池電圧が時間とともにドリフトするため非現実的です。代わりに、メイン電源に跨った電圧分割器で必要なバイアスを生成できます。例えば15 V電源で、R₂=8.466 kΩ、R₃=1.533 kΩを選ぶとR₃両端に2.3 Vが得られます。しかし、AC入力を直接R₃に跨がせるとバイアス電圧が短絡されます。信号源と分割器の間に結合コンデンサを挿入するとDCを遮断しACを通過させ、適切なバイアスが可能になります。

BJTバイアス技術:クラスA、B、AB、C、D増幅器のマスター

重ね合わせ解析により、AC成分がコンデンサを通ってR₃に到達し、DC分割器はバイアス時に分離されたままであることがわかります。結果として約2.3 V DCに1.5 V AC信号が加わった所望のバイアスが得られます。

分割器バイアス増幅器のSPICEシミュレーション:

 voltage divider biasing vinput 1 0 sin (0 1.5 2000 0 0) c1 1 5 100u r1 5 2 1k r2 4 5 8466 r3 5 0 1533 q1 3 2 0 mod1 rspkr 3 4 8 v1 4 0 dc 15 .model mod1 npn .tran 0.02m 0.78m .plot tran v(1,0) i(v1) .end 

初期シミュレーションでは、トランジスタのベースによる電圧分割器の負荷効果で歪みが生じます。R₂とR₃を調整(例:R₂=6 kΩ、R₃=4 kΩ)すると2.3 Vバイアスが復元され、歪みが解消されます。

 voltage divider biasing vinput 1 0 sin (0 1.5 202000 0 0) c1 1 5 100u r1 5 2 1k r2 4 5 6k <--- R2 decreased to 6 k r3 5 0 4k <--- R3 increased to 4 k q1 3 2 0 mod1 rspkr 3 4 8 v1 4 0 dc 15 .model mod1 npn .tran 0.02m 0.78m .plot tran v(1,0) i(v1) .end 

重要なポイント

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