コモン・ゲートJFET増幅器：設計、動作、応用

関連ワークシート：

JFET増幅器ワークシート

コモン・ゲートJFET増幅器とは？

コモン・ゲート（CG）構成は、コモン・ソース、コモン・ドレイン、コモン・ゲートという3つの古典的JFETトポロジーの1つです。CG段ではゲートが共通端子、ソースが入力、ドレインが出力となります。この配置は低入力インピーダンス、高出力インピーダンス、典型的なディスクリートJFETで10–20倍に達する負の電圧利得を提供します。

動作原理

ソースでの電圧変化がゲート-ソース電圧（V_GS）を変調します。JFETのドレイン電流I_DはI_D = I_DS (1 – V_GS/V_P)²の式に従います。ドレインがソースより高電位であるため、ドレインでの出力電圧はI_Dとドレイン抵抗（R_D）の積となり、約–R_D/(R_S + r_o)の負の電圧利得を与えます。

典型的なバイアス方式

ゲートは高抵抗値抵抗またはバイアスネットワークを介してグランドに接続され、V_GS≈0 Vを維持することが多いです。ソース抵抗（R_S）がバイアスポイントを設定し、負帰還を提供して直線性を改善します。わずかなDCバイアス（例：0.2 V）を電圧分割器でゲートに印加し、より高い利得のためにわずかに負のV_GSを設定することもあります。

利点とユースケース

低入力インピーダンス（<1 kΩ）、高インピーダンスRFフロントエンド駆動に最適。
高出力インピーダンス、電圧-電流変換に有用。
優れた周波数応答—適切なレイアウトで100 MHz超も可能。
ソース抵抗を入力ソースインピーダンスにマッチングさせると優れたノイズ性能。

設計例

部品： 2N5457 JFET、V_D = 12 V、R_D = 10 kΩ、R_S = 1 kΩ。

バイアスポイント：V_GS ≈ –0.2 V、I_D ≈ 2 mA。電圧利得 ≈ –10。10 pF負荷で帯域幅 > 10 MHz。

設計のヒント

ターゲット周波数に適したピンチオフ電圧（V_P）とトランスコンダクタンス（g_m）を持つJFETを選択。
ショートリードレイアウトと低容量PCB材料で寄生容量を最小化。
JFETの最大ドレイン電流近くで動作する場合は適切なヒートシンクまたはサーマルパッドを使用。
ツートーンテストで第3次インターセプトポイント（IP3）をチェックし直線性を検証。

さらに学ぶ

実践的な設計演習として、JFET増幅器ワークシートをダウンロードし、バイアス計算、利得予測、シミュレーションを実施してください。

コモン・ドレインJFET増幅器：基礎、応用、ワークシート JFETバイアス技術のエキスパートガイド：安定した高性能回路を実現

産業技術