VHDLプロシージャ例：std_logic_vectorのインクリメント

VHDLプロシージャとは？

プロシージャはVHDLのサブプログラムファミリに属します。再利用可能なロジックをカプセル化し、コード重複を減らし、保守性を向上させます。一度定義すれば、複数のプロセスやアーキテクチャから呼び出せ、一貫した振る舞いを保証します。

例：std_logic_vectorのインクリメント

以下の例は、8ビットのstd_logic_vectorを受け取り、1を加算して結果を返すプロシージャを示します。また、テストベンチでのタイミング制御を説明するため、1nsのwaitを含めています。

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity example_procedure_simple is
end example_procedure_simple;

architecture behave of ex_procedure_simple is

 signal r_TEST : std_logic_vector(7 downto 0) := X"42";

 -- 目的: std_logic_vectorを1増やす
 procedure p_INCREMENT_SLV (
 signal r_IN : in std_logic_vector(7 downto 0);
 signal r_OUT : out std_logic_vector(7 downto 0)
 ) is
 begin
 r_OUT <= std_logic_vector(unsigned(r_IN) + 1);
 wait for 1 ns; -- ここでwaitは合法
 end p_INCREMENT_SLV;

begin

 process is
 begin
 wait for 10 ns;
 p_INCREMENT_SLV(r_TEST, r_TEST);
 wait for 10 ns;
 p_INCREMENT_SLV(r_TEST, r_TEST);
 wait for 10 ns;
 p_INCREMENT_SLV(r_TEST, r_TEST);
 wait;
 end process; 

end behave;

なぜWait文を含めるのか？

呼び出し側のプロセスに感度リストがない場合、プロシージャ内でwait文は合法です。この機能は特にテストベンチで有用で、メインプロセスを煩雑にせず決定論的な遅延を導入できます。

重要なポイント

プロシージャはINとOUTの両方の信号を持てる。
std_logic_vectorへの算術演算など、共通操作に最適。
プロシージャ内のwaitでテストベンチロジックを整理できる。

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