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VHDL変数の解説:実践例と信頼性設計のためのルール

VHDLにおいて、変数はC言語の変数と同様に振る舞います:代入後即座に値が利用可能になり、次の代入まで変わりません。これにより、プロセス内での一時格納や手続き的計算に最適です。

VHDL変数使用の主要ルール

最後のポイント—即時代入—がしばしば混乱の元です。以下は、変数を使って2つの信号を連結し、case文を駆動する簡潔な例です。

VAR_CASE : process (i_clk) variable v_Choices : std_logic_vector(1 downto 0); begin v_Choices := i_select_1 & i_select_2; -- 連結 case v_Choices is when "00" => o_data <= "0001"; when "01" => o_data <= "0010"; -- 以下略 end case; end process VAR_CASE;

このスニペットでは、v_Choicesが連結直後にcase文で利用可能になり、変数の即時更新を示しています。

より深い例として、カウンタを2つの信号コピーで追跡するアーキテクチャを考えます。2つの信号は同一に見えますが、r_Var_Copy1のみがリセット前に値5に達し、r_Var_Copy2は同じクロック サイクル内でカウンタがリセットされた後に代入されるため、5に達しません。

library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity variable_ex is port ( i_clk : in std_logic; o_done : out std_logic ); end variable_ex; architecture rtl of variable_ex is signal r_Done : std_logic := '0'; signal r_Var_Copy1 : natural range 0 to 5 := 0; signal r_Var_Copy2 : natural range 0 to 5 := 0; begin EX_VAR : process (i_clk) variable v_Count : natural range 0 to 5 := 0; begin if rising_edge(i_clk) then v_Count := v_Count + 1; r_Var_Copy1 <= v_Count; if v_Count = 5 then r_Done <= '1'; v_Count := 0; else r_Done <= '0'; end if; r_Var_Copy2 <= v_Count; end if; end process EX_VAR; o_done <= r_Done; end rtl;

この振る舞いをシミュレーションで観察するためのシンプルなテストベンチを用意しました。クロックをトグルし、o_done出力を監視します。ModelSim使用時、変数を波形ウィンドウに表示するにはシミュレータの変数表示オプションを有効にする必要があります。

library ieee; use ieee.std_logic_1164.all; entity variable_ex_tb is end variable_ex_tb; architecture behave of variable_ex_tb is component variable_ex port ( i_clk : in std_logic; o_done : out std_logic ); end component variable_ex; constant c_CLK_PERIOD : time := 10 ns; signal r_CLK : std_logic := '0'; signal w_DONE : std_logic; begin UUT : variable_ex port map ( i_clk => r_CLK, o_done => w_DONE ); r_CLK <= not r_CLK after c_CLK_PERIOD/2; end behave;
VHDL変数の解説:実践例と信頼性設計のためのルール

この例は変数と信号の明確な振る舞いの違いを示します:r_Var_Copy1は5に達しますが、r_Var_Copy2は変数がリセットされた後に信号代入されるため、決して5に達しません。

VHDL

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