VHDLのstd_logic_vectorマスター：信号ベクトルの作成

std_logic_vector型は、VHDLで信号バスを定義する標準的な方法です。std_logicが単一ワイヤの状態をモデル化するのに対し、std_logic_vectorはそれをワイヤの配列に拡張し、マルチビットバスの表現を可能にします。

単一ビットのstd_logicとは異なり、std_logic_vectorは複合型であり、std_logic要素のインデックス付きコレクションです。任意のビット数を保持でき、マルチビットデータをやり取りするコンポーネント接続に最適です。

このブログ記事はBasic VHDL Tutorialsシリーズの一部です。

std_logic_vectorシグナルを以下の構文で宣言します：
signal <name> : std_logic_vector(<lsb> to <msb>) := <initial_value>;
または
signal <name> : std_logic_vector(<msb> downto <lsb>) := <initial_value>;
ここで<name>はユーザー選択識別子、<initial_value>は省略可能。<lsb>と<msb>はそれぞれ最下位・最上位ビットインデックスを表します。

toまたはdowntoキーワードは範囲の方向（エンディアン）を指定。両方動作しますが、多くの設計者は明確さのためdowntoを好みます。ビットベクトル宣言時には一貫してdowntoを使用することを推奨します。

バイトサイズベクトルのVHDLコード：

signal MySlv : std_logic_vector(7 downto 0);

1ビットベクトルのVHDLコード：

signal MySlv : std_logic_vector(0 downto 0);

空範囲（0ビット）のVHDLコード：

signal MySlv : std_logic_vector(-1 downto 0);

演習

このビデオチュートリアルでは、std_logic_vectorシグナルの宣言と初期値設定、For-Loopでベクトルのビットをイテレートしてシフトレジスタを作成する方法を学びます：

このチュートリアルで作成した最終コード：

library ieee;
use ieee.std_logic_1164.all;
entity T11_StdLogicVectorTb is
end entity;
architecture sim of T11_StdLogicVectorTb is
  signal Slv1 : std_logic_vector(7 downto 0);
  signal Slv2 : std_logic_vector(7 downto 0) := (others => '0');
  signal Slv3 : std_logic_vector(7 downto 0) := (others => '1');
  signal Slv4 : std_logic_vector(7 downto 0) := x"AA";
  signal Slv5 : std_logic_vector(0 to 7) := "10101010";
  signal Slv6 : std_logic_vector(7 downto 0) := "00000001";
begin
  -- シフトレジスタプロセス
  process is
  begin
    wait for 10 ns;
    for i in Slv6'left downto Slv6'right + 1 loop
      Slv6(i) <= Slv6(i-1);
    end loop;
    Slv6(Slv6'right) <= Slv6(Slv6'left);
  end process;
end architecture;

ModelSim波形ウィンドウ（run押下後、タイムラインにズームイン）：
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