シリコンゲルマニウムFinFET：7nm以降への低抵抗チャネル開拓

IBMリサーチ・オールバニ（ニューヨーク州）の半導体チームは、CMOS技術を10nm、7nm、将来ノードへ推進しています。デバイス寸法が縮小するにつれ、トランジスタチャネル抵抗がチップ性能の決定的要因になります。チャネル材料を革新し抵抗を低減することは、7nm以降の競争力維持に不可欠です。焦点はシリコンゲルマニウム（SiGe）—昨年の7nm発表で電力性能向上を可能にした鍵材料—にあります。

現在の14nm FinFETチップはシリコンのみのチャネルを使用—シリコンの安定性がこのスケール以降で限界です。対照的に、SiGeベースFinFETは業界10nm標準下で実証済みの性能向上を示し、スケーラブルなCMOS技術への実用的道筋を提供します。利点の一つは、低消費電力と高性能デバイスを単一ダイ上で統合でき、どちらも妥協しない点です。

SiGe FinFETは電気的信頼性も向上し、チップ寿命を通じたより安定した性能に直結します。したがって同一プロセスフローが、高性能スーパーコンピュータと電力制約モバイルデバイスの両方に対応します。

より大きなゲルマニウム原子をシリコン格子に導入することで、SiGeはトランジスタチャネルに歪みを生む意図的な格子ミスマッチを作り出します。この歪みがキャリア移動度を増加させ、低電圧でより多くの電流を流せるようにします。 thus、SiGeは電力-性能バランスを保ちながら、より小さな寸法へのスケーラブルなロードマップを可能にします。

先行ノードへのSiGe：10nm & 7nmチップ製造の課題解決

統合フロー全体での歪み維持と欠陥密度制御が、10nm以下でのSiGe FinFETの二大技術的ハードルです。歪みはドーパント活性化のための熱アニール、均一接合形成のためのソース/ドレインリセスステップ、超短フィンを必要とする設計でのフィンパターニングで失われる可能性があります。

欠陥制御も量産には同様に重要。SiGeチャネルとシリコン基板の格子ミスマッチにより、ウェーハ全体で欠陥レベルを製造許容限界内に抑えるのは困難です。先進的エピタキシャル成長、革新的フィンモジュール統合、洗練されたソース/ドレイン工学により、10nmと7nmテストノードで歪み保持と低欠陥化を達成しました。

この実現可能性研究を基に、チップ設計者とファウンドリと協業し、SiGe FinFETの量産化を推進中。SiGeが次世代CMOSノードでシリコンFinFETに取って代わり、スーパーコンピュータからモバイルデバイスまでを駆動すると予想されます。この技術は「モア・ザン・ムーア」応用—クラウド、認知コンピューティング、その他低消費電力シナリオ—でも期待され、効率的な電力利用が最重要です。

参考文献

今年のIEEE VLSIシンポジウムで、我々のチームは10nmグランドルール下でSiGeを活用し、昨年製造した7nmノードへの道筋を描くデバイス・材料・統合ブレイクスルー群を披露。ハイライトは欠陥制御、SiGeフィン向けゲートスタック/界面層革新、先進コンタクト技術—すべてVLSI論文で詳細化。

• T2.2：「10nm以降のための高移動度SiGeチャネル搭載FinFET技術」
• T4.3：「Si_1-xGe_xチャネル上の界面層からの選択的GeO_xスカベンジングによる高移動度Si/Si_1-xGe_x CMOS応用」
• T9.3：「高Ge含有率ストレインSiGeフィンのリプレースメントHigh-K/メタルゲート、高正孔移動度と優れたSS・信頼性、アグレッシブEOT~7Å、サブ4nmフィン幅までスケール」
• T7.2：「先進技術向けTiおよびNiPt/Tiライナーシリサイドコンタクト」

※FinFETとは、チャネルをフィン状構造に立てたトランジスタアーキテクチャを指します。

Dechao Guoはリサーチスタッフメンバー、マスターインベンター、IBMリサーチ先進デバイス設計・統合マネージャー。