低温アニール形成Ta₂O₅/TaOₓ二層構造によるCBRAM信頼性向上

要旨

二層アーキテクチャは導電ブリッジ抵抗変化メモリ（CBRAM）信頼性向上に常用。本研究では、低温アニールでTa₂O₅/TaOₓ二層を形成するコスト効率良いCMOS互換手法提案。TaOₓ上層が外部抵抗としてセット電流制限、自己コンプライアンス実現、高抵抗状態（HRS）と低抵抗状態（LRS）分布拡大原因のオーバーシュート排除。結果、スイッチング膜内欠陥アニールでLRS保持大幅改善。本手法はCBRAM信頼性強化の簡便ルート提供。

序論

CBRAMは次世代不揮発メモリ有力技術、優れたスケーラビリティ、最小構造複雑性、3D集積互換性、高速スイッチングで注目[1-3]。しかし信頼性課題、特にデータ保持と耐久性が商業展開の主要障壁。構造工学が最も効果的対策[4-7]。例：Zhaoらはナノ多孔質グラフェン中間層で陽イオン注入制限、性能大幅改善[8]だが製造複雑でCMOS統合困難。GongらはCMOS互換自己整合CuSiN界面層でLRS保持向上[9]。CaoらはTiNバリアでフィラメント過成長抑制、負セット挙動排除[10]。これら二層設計は信頼性改善成功だが、複雑プロセスやプログラミング速度低下伴うこと多い。

本研究では、CMOS互換低温アニールで自発的にTa₂O₅/TaOₓ二層形成する手法提示。結果構造は信頼性向上とともに、別途フォーミング工程不要でプログラミング速度維持。TaOₓ層がセット動作時直列抵抗として自己コンプライアンス強制、フィラメント過成長抑制、HRS/LRS分布安定化実証。

方法

1 μm径タングステン（W）プラグを化学機械研磨後底部電極（BE）として使用。5 nm Ta膜をDCマグネトロンスパッタ堆積、プラズマ強化CVD（PECVD）室で350°C、300秒、O₂雰囲気酸化でTa₂O₅形成。40 nm銅（Cu）トップ電極（TE）スパッタ、リソグラフィパターニング。セル定義：TEハードマスク用いSF₆/C₃F₈混合ガス反応性イオンエッチング、AlパッドでBE分離。最後にCMOS互換低温アニール（400°C、30分）全スタックへ施し、TaOₓ上層形成誘起。デバイス寸法は1 μm² BE面積で規定。比較用非アニール参照デバイスも作製。電気特性評価：Keithley 4200-SCS半導体パラメータアナライザ、Cu TEへ電圧印加、W BE接地。

結果と考察

XPSでアニール前後Ta₂O₅膜のTaとO化学状態分析。表面スペクトルで特徴的Ta₂O₅ 4f二重線（結合エネルギー26.70 eV、28.60 eV）確認、完全酸化Ta存在示す（図1a）。深さプロファイルで、非アニール試料では表面下に金属Taピーク（22.33 eV、23.96 eV）出現、不完全酸化確認。アニール後、~4 nm深度までTa₂O₅とTa⁴⁺状態共存、Ta⁵⁺成分徐々減少、O信号全膜均一（図1d-f）。結果、アニールで吸着酸素が格子酸素化、4 nm Ta₂O₅上に~3.5 nm TaOₓ上層形成実証。

図2a,bでアニール有無Cu/Ta₂O₅/WデバイスI-V特性比較（DCスイープ）。両デバイス初期高抵抗状態（R_initial≈10⁹ Ω、10¹⁰ Ω）、アニールデバイスは厚い酸化物で高R_initial。重要：アニールセルは別途フォーミング工程不要。非アニールデバイスでは臨界電圧でLRS到達、コンプライアンス限界超えるオーバーシュート伴うRESET電流発生。この不安定性でHRS/LRSウィンドウ高変動（~20倍、200サイクル、図3b）。対照的にアニールセルはコンプライアンス電流で自然クランプする緩やかな電流増加、オーバーシュート排除、サイクル間安定メモリウィンドウ~10⁴倍達成（図2b）。

オーバーシュート不在は狭いI_RESET分布とI_SET値との整合でさらに裏付け（図3a）。デバイス間均一性：20セルでR_ONとR_OFF測定。アニールデバイスR_ON 10⁴-10⁵ Ω、非アニール10²-10⁵ Ω、TaOₓ寄与直列抵抗反映。R_OFF標準偏差4.84から1.39へ低下、均一性改善強調。

DCサイクリング：非アニールデバイス~10⁴サイクルでHRS/LRS比喪失、ソフトエラー発生（図4a）。対照的にアニールデバイス10⁶サイクルで~10⁴比維持（図4b）。パルスモード耐久試験（3 V/100 ns SET、-2 V/200 ns RESET、0.1 V/50 ns READ最適化）でアニール構造優位性確認（図4c,d）。耐久性向上はTaOₓ層がフィラメント過成長を対極へ抑制、RESET妨げと負セット挙動誘発防止に起因。

150°C保持試験：非アニールデバイス10⁴秒で失敗、アニールセル全測定ウィンドウでHRS/LRS保持（図5a,b）。アレニウス解析でアニールデバイス85°C寿命≈10年外挿、最先端CBRAM性能と整合[17,18]。保持改善は欠陥アニールによるCuイオン拡散遅延に帰属。

図6でスイッチングメカニズム解説。非アニールスタック（Cu/Ta₂O₅/Ta/W）ではCuイオンがTa₂O₅通過、導電フィラメント形成、セット時対極へ過成長。リセット時残留Cu⁺イオンドリフトバック、部分フィラメントチップ残存、HRS変動低減。アニールスタック（Cu/Ta₂O₅/TaOₓ/W）では高抵抗TaOₓ層が拡散障壁（Cu拡散係数≈4.9×10⁻²⁰ cm²/s vs Ta中1.0×10⁻⁶ cm²/s）となり、フィラメント成長効果的制限、より安定リセット実現。

結論

低温アニールでTaOₓ上層導入し、Ta₂O₅/TaOₓ二層CBRAM作製。自己コンプライアンス、優れたHRS/LRS均一性、耐久性と保持大幅向上実現。シンプルでCMOS互換、次世代不揮発メモリ信頼性要求満たすコスト効率良いルート提供。

略語

CBRAM

導電ブリッジ抵抗変化メモリ

HRS

高抵抗状態

LRS

低抵抗状態

NVM

不揮発性メモリ

PECVD

プラズマ強化化学気相成長

TE

トップ電極