プロアクティブ早期検出回路によるバックフィルコンタクトRRAMアレイの耐久性向上

要旨

先進CMOSモジュール向け最有望な組み込み不揮発性ストレージソリューションの一つである抵抗変化型メモリ（RRAM）の応用は、そのサイクル耐久性に大きく依存します。詳細な解析により、ノイズタイプ、フィラメント構成、サイクリング試験中のリセット失敗の発生との間に関連が見出されました。さらに、RRAMのサイクル耐久性を回復させるリカバリ処理を実証。アレイ内の脆弱セルを早期検出する回路も提案し、RRAMアレイの全体的な耐久性をさらに向上させました。RRAMの寿命は、アレイ内でフェイルビットなしで10kサイクル以上に延長可能です。

はじめに

近年、シンプルな構造、優れたスケーラビリティ、先進CMOSプロセスとの高い互換性を持つRRAMが、組み込み不揮発性メモリモジュール実現のコア技術の一つとなっています。高いサイクル耐久性を持つRRAMは、不揮発性データをより頻繁に更新する必要があるシステム、例えばコンピューティング・イン・メモリやニューロモーフィックシステムへの応用を拡大します。

RRAM膜の状態切り替えは、酸素空孔（Vo）の生成/再結合による導電性フィラメント（CF）の構築/破壊制御によって達成されると考えられています。多くの研究で、セット/リセット動作時のCF形成における確率的メカニズムが、サイクリング試験中のビット失敗の根本原因の一つであることが示されています。セット失敗セルでは、リセット動作中に過剰なVoが再結合し、残留CFとトップ電極間のトンネルギャップが拡大。これによりギャップ領域の電界が弱まり、Vo生成が低下します。一方、セット動作時の過剰なVo生成はCFの過成長を招き、これがリセット失敗の主原因と考えられています。また、サイクリング中の予期せぬ酸素イオン枯渇が抵抗ウィンドウのクローズを引き起こすことも判明しています。Vo生成/消滅の確率的プロセスの影響を緩和する様々なスキームが報告されています。立ち上がり/立ち下がり時間の長いパルスは、それぞれセット動作時のVo生成抑制とリセットプロセスでの酸素イオン消費抑制に効果的。Chenらは、セット/リセット動作のバランスを取るためのパルス振幅調整法を提案。パルス条件制御以外にも、耐久性失敗後のデバイスに対する強力なセット/リセット電気リカバリ処理で、セルが回復し再サイクリング可能になることが報告されています。リカバリ動作の頻度増加が全体的なサイクリング耐久性性能を向上させることも明らかになっています。しかし、サイクリング中のアレイ全体への定期的リカバリは、実メモリモジュールでは高い電力オーバーヘッドと実装課題を伴います。したがって、サイクル失敗の瀬戸際にある弱いセルを見つけ出すことは、健全なセルに不必要な処理をせず、選択的かつタイムリーなリカバリを実現し、サイクル耐久性を向上させるために不可欠です。

先行研究では、リセット効率の低いセルがそのCF地形と相関し、ランダムテレグラフノイズがCFタイプとリンクし、サイクリングストレス後のCF変化を反映することが分かっています。本研究では、読み出し電流特性によりアレイ内の弱いデバイスを早期検出する新しい回路を提案。検出手法による脆弱セルの予防的強化のため、リセットリカバリ動作も導入。早期検出と選択的CF強化動作の手法を適用し、セット/リセットサイクル耐久性の大幅な改善を実証しました。

方法

RRAMの耐久性統計解析は、0.18μm CMOSロジックプロセスで製造された16×16バックフィルコンタクト抵抗変化型メモリ（BCRRAM）アレイから収集。図1のレイアウトに示すように、BCRRAMのストレージノードは、NOR型アレイでセル選択用のnチャネルトランジスタと直列接続。BCRRAMのTMO層の物理的特性を深く調査するため、JEOL JEM-2800透過型電子顕微鏡（200keV）でTEM解析を実施。ソースライン（SL）方向に沿ったBCRRAMアレイの断面TEM像を図2に示す。バックフィル誘電体膜厚のより良い制御により、均一な遷移金属酸化物（TMO）層が得られます。RRAM膜の深さ方向の相対元素組成を、エネルギー分散型X線（EDX）分光分析で図3に示す。BCRRAMセルのTMO膜はTiN/TiON/SiO₂スタックで構成されることが判明。電気的解析は半導体パラメータアナライザとパルスジェネレータで完了。BCRRAMのDCフォーミング/セット/リセット特性を図4aに示す。フォーミング/セット動作ではソフトブレークダウンをトリガーするため高SL電圧が必要。選択トランジスタのゲートに低ワード線（WL）電圧0.6Vを印加し、サージ電流をクランプして不可逆抵抗状態へのオーバーセットを防止。BCRRAMデバイスはユニポーラモードで動作し、より高いVWL 1.2Vを選択して酸素イオンの拡散とVoとの再結合を促進し、HRSへの切り替えを有利に。図4bに示すように、LRS/HRSをそれぞれ5μA/0.5μAと定義し、10倍の読み出し電流ウィンドウを50回のDCセット/リセットサイクルで維持可能。

結果と考察

サイクル耐久性とリセットリカバリスキーム

BCRRAMのサイクル耐久性を、図5aの最適化されたインクリメンタルステップパルスプログラミング（ISPP）アルゴリズムで検証。各ストレスパルス後、BCRRAMの状態をベリファイし、次のセット/リセット動作でVWL/VSLを増加させる必要があるか判断。図6aに示すように、20μsのセット/リセット時間で安定した読み出し電流ウィンドウが1kサイクルで得られます（図6b参照）。実験データでは、サイクル数が1000を超えると、目標HRSに達するために必要なリセット時間が徐々に増加。ほとんどのセルが最終的にリセット時間を60μsに上げてもLRSにスタック。サイクリング中のリセット劣化の根本原因を調査するため、読み出し電流で見つかった低周波ノイズ（LFN）を調査し、CF特性を反映する指標として報告。先行研究では、TMO層内のCF密度が異なるセルが、読み出し電流で明確なノイズスペクトルを示すことが分かっています。図7aに示すように、読み出し電流のLFNスペクトル特性に基づき、セルを2グループに分類（図7b）。CF密度が低い「健全」セルはより頑健で、より多くのサイクリングストレスに耐えると予想。TMO層に複数の微小CFを含む「弱い」セルは、ストレスに対してより脆弱と考えられます。サイクリング試験中のセルの主要失敗メカニズムを研究するため、BCRRAMデバイスのLFNを監視。図6cにまとめると、BCRRAMアレイでセルタイプとサイクル数の間に強い相関が見つかりました。TMO層に複数の導電パスを持つ弱いセルの割合がサイクリング後に大幅に増加し、分散したCFでの加熱効率低下によりリセットプロセスが遅くなると考えられます。その結果、リセット動作での耐久性失敗は、複数導電パスの生成に起因すると判断。ISPP試験に加え、定電圧ストレス後の様々なCF生成も報告されています。固定セット/リセット動作条件による不要なCF生成が、セルを徐々にHRSへの切り替え能力喪失に導く一因とされています。リセット失敗後のセル復活には、図5aの条件（VWL=1.2V、VSL=2V、パルス幅50μs）での強力なリセットリカバリパルスで、TMO層内の不要CFをトリミングする必要があります（図6aで実証）。適切なリセットリカバリ処理により、読み出し電流ウィンドウとサイクル耐久性を回復可能。しかし図6bに示すように、10kサイクル以上経験したセルではリセットリカバリパルスがより頻繁に必要になります。図6aのデータは、長期サイクリングストレス後、一部のセルでリセットリカバリ動作が無効になることも示唆しており、これらのセルのCFが修復不可能なレベルまで損傷していることを意味します。

図6cで観察されたセルのノイズ特性のシフトは、セルタイプが完全失敗に至る前の脆弱セル修復のための早期介入に有用な指標であることを示唆。したがって、動作中にノイズ特性でセルタイプを区別することは、CF強化のための早期介入実現における重要な要素です。

早期検出回路

TMO層内に複数のCFを持つセルでは、読み出し電流が複数の抵抗状態間で変動。一方、RRAM膜に1つの支配的CFを持つセルでは、電流が2つの明確な状態間で繰り返しジャンプし、これが健全セルの指標となります。したがって、読み出し電流の中間状態の数が、完全失敗前に脆弱セルを特定する助けになります。図5bのアルゴリズムでは、脆弱セルを早期検出し、完全にサイクリング能力を失う前に復活させるため、セルのサンプリング電流を検出回路に入力。診断後、確認された弱いセルに復元動作を実行。したがって、これらの弱いセルをスクリーニングする2つの回路を導入し、以下で議論します。

最初の検出回路はバッファゲート（BG）法で、図8aに概略を示す。まず、BCRRAMセルからのサンプリング電流をミラーリングし、キャパシタでフィルタリングして平均レベルを設定。次に、両側の差分を増幅。中間状態の増幅差分は0.55Vと0.45Vの間でわずかに変動。一方、1つの支配的CFを持つセルでは、読み出し電流がバイレベル間でジャンプするため、検出回路を通すと出力がハイ/ロー電圧レベルにプッシュされます。図8bに示すように、適切な遷移電圧を持つ2つのBGとXOR論理ゲートにより、異なる論理状態が生成されます。中間状態RTNを示すセルでは、出力電圧（Vout）がハイ電圧状態（VH）でラッチし、ロー電圧状態（VL）にはなりません。LFNで最初に健全/弱いセルとして分類されたセルの、XOR出力のVHでの確率（PH）とVLでの確率（PL）の比を図8cにまとめます。読み出し電流に複数レベルを持つセルでは、弱いセルを検出回路に入力すると、XOR出力のより大きな部分がハイ状態に留まります。一方、単一の支配的CFと明確な抵抗レベルを持つ健全セルでは、XOR出力がロー電圧状態になりやすい傾向があります。

2つ目の脆弱セルスクリーニング回路は、シュミットトリガ（ST）法と命名し、図9aに概略を示す。上/下トリガをそれぞれ0.65V/0.35Vと0.55V/0.45Vに設計した2つのシュミットトリガを使用し、読み出し電流が中間状態にある確率を検出。出力電圧（図9b）は、読み出し電流が中間状態にあるときハイになります。ST法によるXOR出力のハイ/ロー レベルの割合を図9cにまとめます。検出出力は、健全セルよりも弱いセルでVHに留まりやすい傾向があります。

検出回路の弱いセル識別成功率を調べるため、LFN特性で最初に分類された2グループのセルについて、検出器出力のハイ状態比率を比較（図10a、b）。BG検出回路では、PH/PL比が2.3以上を弱いセルと定義。この基準で、弱いセルの70%を正しく検出可能だが、30%の偽陽性が発生。ST法では、選択基準をPH/PL比>0.25とすると、カバレッジ率60%達成可能だが、偽陽性が最大50%に達し、ST法は劣るスクリーニング手法。図10cの比較で、BG法がより高いカバレッジ率と低い偽陽性率を示すことが実証されました。

BG法が提供する高いカバレッジ率により、耐久性失敗リスクの高い脆弱セルの検出と早期介入の開始に採用。異なるタイプのリカバリ介入を経験したセルのサイクリング特性を比較（図11a）。介入なしではセルはわずか2kサイクルしか持続せず。リセット失敗後にリセットリカバリパルスを適用すると、BCRRAMの寿命は数千サイクル延長可能だが、復活したセルの多くは8kサイクルを超えられません。BGスキームの早期検出回路で、サイクリング失敗前のアレイ内弱いセルを検出。検出された弱いセルにリカバリパルスを適用すると、ほとんどのBCRRAMセルの耐久性が40kサイクル以上に大幅延長。16×16メモリアレイの15%のセルが異なる手法でリセットリカバリ処理を必要とした割合を比較（図11b）。BG検出法では10kサイクル前にリカバリを必要とするセルが多いものの、その割合は50kサイクル試験全体で比較的安定。一方、リセット失敗後に復元する比較グループでは、サイクリングストレスに伴いリカバリ介入を必要とするセルの割合が増加し、速度と電力の両面でより重いオペレーションオーバーヘッドを示唆。

検出回路とリセットリカバリにより、BCRRAMのサイクル寿命を効果的に延長可能。BG検出回路のカバレッジ率は70%に達するが、一部の脆弱セルは未検出のまま。カバレッジ率向上のため検出回路設定のさらなる調整（偽陰性率低減）が、BCRRAMアレイ全体の耐久性さらなる向上の道筋の一つ。また、リセットリカバリの最適化によるBCRRAMのサイクリング能力のより良い復活も可能です。

結論

本研究では、LFN、CF地形、サイクリング中のリセット失敗の相関を確立。さらに、BCRRAMアレイでリセット失敗を回復するリカバリリセット処理を実装。BG法とST法の2つの検出回路を提案・検証し、早期リカバリ介入のための脆弱セルスクリーニングを行いました。より高いカバレッジ率を持つBG法をBCRRAMアレイに採用し、耐久性を改善。新規提案のBG検出回路と早期検出開始リセットリカバリ動作により、10k回以上のサイクリング耐久性大幅改善を実証しました。

データと材料の入手可能性

本論文の結論を支持するデータセットは、本論文に含まれています。