Dラッチのマスター：クリーンな1ビットメモリ回路

ゲート付きS-Rラッチでは、イネーブルピンによりSやR信号に関わらずQとQ̅出力をラッチ状態に保持できます。それら入力の1つを取り除くことで、違法状態を排除したマルチバイブレータラッチが得られます。

このような回路をDラッチと呼び、その内部ロジックは以下：

ここでは、元のR入力が元S入力の逆になり、SラインがDと呼ばれるようになります。イネーブル（E）がローのとき、ラッチはDの変化を無視して最後の値を保持。Eがハイなら、出力QがDを直接追従します。

R入力が排除されるため、Dラッチは決して無効状態に入らず、QとQ̅は常に相補的です。

上図が分かりにくい場合、次の図で概念がよりシンプルになります：

Dラッチのマスター：クリーンな1ビットメモリ回路

S-Rラッチとゲート付きS-Rラッチの両方と同様、Dラッチ回路も独自の標準記号を持つプレパッケージ回路として見つかります：

Dラッチのマスター：クリーンな1ビットメモリ回路

Dラッチは、RをSの補数（逆）にするインバータを追加したゲート付きS-Rラッチに過ぎません。

S-Rラッチの基本ラダーダイヤグラムから修正した、Dラッチのラダーロジック等価を探ります：

Dラッチのマスター：クリーンな1ビットメモリ回路

Dラッチは1ビットメモリ要素として機能します。値を書き込むには、イネーブルをハイにしDを所望のロジックレベルに駆動。後でイネーブルをクリアすると、ラッチはその値を保持し、Qに提示しながらQ̅は補数を出力します。

重要なポイント：

DラッチはS-Rラッチのように振る舞うが、単一データ入力を持つ。イネーブルがアサートされるとD信号が直接ラッチをセット/リセットし、イネーブル非アサート時は出力が不変。
1ビットRAMセルとして機能し、ディセーブル時にハイ/ロウ値を保持、イネーブル時にDで新データを受け入れる。