ユニバーサルシフトレジスタ：双方向シフト制御付きパラレル入力・パラレル出力

パラレル入力・パラレル出力シフトレジスタは、データをパラレルで受け取り、シフトし、シフト後の結果を出力します。以下にその概念を示します。

ユニバーサルシフトレジスタはこの機能を拡張し、パラレルロード、シリアルシフト、方向制御、ホールドモードなどの追加制御オプションをサポートします。

 

 

上図では、4ビットのデータがパラレル入力D_A D_B D_C D_Dに印加されます。モード制御信号によって、データがパラレルロードされるか、クロックパルスごとに1ビットずつシフトされるかが決まります。

多くのデバイスでは、同じ制御線でシフト方向を選択できます。各クロック遷移でデータが1ビット移動し、シフト出力はQ_A Q_B Q_C Q_Dで利用可能です。「データ入力」と「データ出力」ピンにより、複数のレジスタをカスケード接続できます。

図では右シフトのカスケードのみ示されていますが、「データ入力」と「データ出力」のピンを左側向きに第2組追加することで、左シフトカスケードにも対応可能です。

右シフト型パラレル入力・パラレル出力シフトレジスタの内部構造を以下に示します。トライステートバッファはオプションですが、市販品では一般的です。

 

 

74LS395は、上記の概念図に近い代表的な例です。以下にデータシートの要約を示します（完全なデータシートは本章の後半でリンク）。

LD/SH’は、パラレルロードとシリアルシフトを選択するマルチプレクサを制御します。LD/SH’ = 1のとき、上部の4つのANDゲートが有効になり、パラレル入力D_A D_B D_C D_Dが4つのフリップフロップに入ります。クロック入力は反転しているため、データは負エッジでラッチされます。

レジスタがロードされた後、LD/SH’ = 0に設定するとシフトパスが活性化され、各負エッジクロックで内容が右に1ビットシフトします。4クロック後、データはカスケード接続されていない限りQ_D’から別のデバイスのシリアル入力へ出ていきます。

 

 

図は、Q_A Q_B Q_C Q_Dにロードされたデータパターンが右に1ビットシフトされる様子を示しています。入力ビットは不明（Xでマーク）ですが、SERピンをグランドに接続すれば入力ロジックレベルが明確になります。

2クロックシフト（2ビットシフト）を以下の図に示します。

 

 

これらの回路図は、本質的な機能が後続のより詳細な図で既にカバーされているため簡潔に留めています。

 

 

左シフト構成では、フリップフロップを再配線し、シリアル入力（SI）とシリアル出力（SO）ピンを入れ替える必要があります。データパスは：SI → Q_C → Q_B → Q_A → SOとなり、右シフトシーケンスの逆順になります。

 

 

市販デバイスは通常、制御線（L/R）を追加して双方向シフトを実装します。以下の回路図は、L/R信号に応じて左または右にシフトできる仮想的なレジスタを示しています。

 

 

L/R = 1で右シフトパスが有効になり、L/R = 0で左シフトパスが選択されます。シリアルデータ入力（右用SR、左用SL）が最初のフリップフロップに入り、シリアル出力（SRカスケードまたはSLカスケード）がレジスタから出るデータを提供します。

 

 

パラレルロードと双方向シフトを組み合わせるため、第3の制御線（SH/LD’）が導入されます。SH/LD’ = 0のとき、ロードマルチプレクサがパラレル入力D_A D_B D_Cを次のクロックでフリップフロップに通します。SH/LD’ = 1に設定するとロードパスが無効になり、L/Rで決定されるシフト制御が再び有効になります。

74ALS299などの市販実装では、ホールドモード（S1 S0 = 00）をサポートするための追加ANDゲートが備わり、各クロックで出力を継続的にリロードして格納データを保持します。

次のセクションで74ALS299の回路図を参照してください。

 

パラレル入力・パラレル出力およびユニバーサルデバイス

テキサス・インスツルメンツは、シリアル入力・パラレル出力シフトレジスタのラインナップを提供しています。完全なデータシートは以下のリンクを参照してください。

• SN74LS395A – 4ビットパラレル入力・パラレル出力シフトレジスタ
• SN74ALS299 – 8ビットパラレル入力・パラレル出力ユニバーサルシフトレジスタ

 

 

上図はSN74LS395Aの内部回路図です。ANSIシンボルは次の図で示します。

 

 

この4ビットデバイスは、4つのデータピン、制御ピン、電源ピンを収容する必要がある16ピンDIPパッケージによって制限されます。

主要な制御信号は以下の通りです：

• CLR’ – すべての段に対するアクティブローリセット
• OC’ – 4つのトライステート出力バッファのアクティブローエネーブル
• LD/SH’ – パラレルロード（M1）とシリアルシフト（M2）をマルチプレクス
• C3/2 – パラレルデータ（3プレフィックス信号経由）とシリアルデータ（2プレフィックス信号経由）の両方をクロックする負エッジクロック

トライステートバッファはEN4信号（ローで全4バッファ有効）で制御されます。Q_D’を別デバイスのSERピンにカスケード接続すると、複数のレジスタを通じてデータをシフトできます。

 

 

上表は74ALS299データシートから導かれたもので、8ビットユニバーサルシフトレジスタの動作をまとめています。モード入力S1とS0が4つの機能のいずれかを選択します：

• 01 – 左シフト
• 10 – 右シフト
• 11 – パラレルロード
• 00 – ホールド（各クロックで出力を継続的にリロード）

ホールドモードでは、データバスがトライステートになり、外部デバイスがバスを駆動できる一方でレジスタは内容を保持します。

S1 S0 = 00, 01, または 10かつ出力イネーブル信号OE2’, OE1’がローのとき、シフトレジスタの出力がバスに駆動されます。

 

 

右シフトシーケンス（S1 S0 = 10）は：SR → Q_A → Q_B → Q_C → Q_D → Q_E → Q_F → Q_G → Q_H (Q_H’)。

左シフトシーケンス（S1 S0 = 01）は：(Q_A’) → Q_A ← Q_B ← Q_C ← Q_D ← Q_E ← Q_F ← Q_G ← Q_H (Q_SL’)。

トライステートバッファは、OE2’またはOE1’のいずれかをアサートすることで無効化できます。内部レジスタの内容は変わりませんが、出力ピンには現れません。

 

 

注釈付きANSIシンボルは、データシートで使用される命名規則を明確にします。モードビットS0 S1が上記の表とは逆順で記載されていることに注意してください。これは公式ドキュメントの癖です。

 

実用的なアプリケーション

以下の例は、ユニバーサルシフトレジスタがリモートキーパッドとLEDディスプレイをアラームシステム用の単一デバイスに統合する方法を示しています。

 

 

図では、キーパッドとディスプレイが同じ筐体内に収められています。キーボードデータは単一クロックパルスでシフトレジスタにパラレルロードされ、その後メインアラームボックスへシリアルシフトされます。同時に、メインボックスからのLEDデータがシリアルでレジスタにロードされ、LEDを駆動します。

 

 

8個のLEDと電流制限抵抗がSN74ALS299の8つのI/Oピンに接続されています。LEDは、トライステートイネーブルOE1’とOE2’がグラウンドされ、モード0、1、2中に出力が永続的にイネーブルになるモード3（S1=0, S0=0）でのみ駆動可能です。シフト中のちらつきが望ましくない場合、イネーブルをモードビットに結びつけて、ホールドモードでのみLEDが点灯するようにできます。

パラレルロード時、S0 = 1（反転後のロジック0）を設定するとトライステートバッファが活性化し、スイッチ接点をグラウンドにプルダウンします。開放接点は抵抗・LEDネットワークによってハイにプルアップされ、キーが押されていないときに明確なロジックハイが生成されます。

時刻t0でS0とS1の両方がハイになると、スイッチデータがレジスタにロードされます。その後、8クロックパルス（t0〜t8）でスイッチ閉鎖データがQ_H’からシフトアウトされ、同時に新しいLEDデータがレジスタのSRにシフトインされます。

8回目のシフト（t8）後、S1がローになり、レジスタがホールドモード（S1 S0 = 00）になります。格納データは追加クロックが印加されても安定したままです。

クロック生成は、レートが100 kHz未満ならマイクロコントローラで処理可能。より高い周波数の場合は、専用ロジックで必要なクロックとモード信号を生成できます。

 

関連ワークシート：

• シフトレジスタワークシート