フラッシュADC(パラレルアナログ-デジタルコンバータ):設計、動作、応用
パラレル A/Dコンバータとしても知られるフラッシュADCは、最もシンプルなADCアーキテクチャです。一連のコンパレータで構成され、各コンパレータがアナログ入力を個別の基準電圧と比較します。コンパレータ出力は優先エンコーダに送られ、バイナリ出力を生成します。以下は3ビットフラッシュADCの図です:

基準電圧(Vref)は精密電圧レギュレータで供給されます(回路図では明確化のため省略)。入力電圧が順次基準レベルを超えると、コンパレータが順にハイ状態で飽和します。優先エンコーダは、最上位のアクティブなコンパレータに対応するバイナリ数を出力し、下位信号を無視します。
ADC動作時の典型的な出力は以下の通り:

多くの実用設計では、フル機能の優先エンコーダは不要です。コンパレータ出力が最低基準から最高基準へ順次立ち上がるため、最上位のアクティブ入力は排他的論理和ゲートのシンプルなネットワークで選択でき、複雑なエンコーダを不要にできます:

さらに、エンコーダはダイオードマトリックスで実現可能で、このトポロジーで達成可能な最小部品数を示しています:

フラッシュADCのシンプルさはその速度に匹敵します。コンパレータとロジックゲートの伝播遅延のみによって制限されます。しかし、このアーキテクチャは部品集約型です:3ビットコンバータで7コンパレータ、4ビットで15、ビット追加ごとに倍増します。したがって、8ビットフラッシュADCには255コンパレータが必要となり、ほとんどの用途では非現実的です。
部品コストが高いにもかかわらず、フラッシュADCには独自の利点があります。基準分圧抵抗に等値抵抗を使用すると、各バイナリカウントが同一のアナログ増分に対応し、リニアな応答が得られます。特殊用途では、分圧抵抗値を調整してカスタム非線形マッピングを作成できます。これは他のADCアーキテクチャでは大幅な再設計なしでは不可能です。
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