高速デジタルPCBにおけるインピーダンス制御の習得

インピーダンス制御技術は、高速デジタル回路設計において極めて重要で、高速PCBの優れた性能を確保するために効果的な手法を採用する必要があります。

PCB上の高速回路伝送線のインピーダンス計算と制御

伝送線の等価モデル

図1はPCB上伝送線の等価効果を示し、タンデムおよび複数のコンデンサ、抵抗、インダクタ（RLGCモデル）を含む構造です。

タンデム抵抗の典型値は0.25〜0.55Ω/ft、複数抵抗値は通常かなり高い値を維持。PCB伝送線に寄生抵抗・容量・インダクタンスが加わると、伝送線全体のインピーダンスを特性インピーダンス（Z₀）と呼びます。線径大、電源/グランド近接、誘電率高の条件で特性インピーダンス値は比較的小さくなります。図3は長さdzの伝送線等価モデルで、これにより特性インピーダンスを式で導出可能（数式参照）。L：伝送線単位長あたりインダクタンス、C：伝送線単位長あたりキャパシタンス。

PCB上伝送線のインピーダンスと遅延計算式

PCB上伝送線	インピーダンスと遅延計算式
マイクロストリップ線（表層）	数式画像
ストリップライン（内層）	数式画像

上式において、Z₀：インピーダンス(Ω)、W：線幅(inch)、T：線厚(inch)、H：グランドまでの距離(inch)、εᵣ：基板相対誘電率、tPD：遅延時間(ps/inch)。

伝送線インピーダンス制御レイアウトルール

上記分析より、インピーダンスと信号単位遅延は信号周波数に無関係だが、基板構造、基板材料相対誘電率、配線物理属性に関連。この結論は高速PCB理解と設計に極めて重要。さらに、外層信号伝送線伝播速度は内層よりかなり速いため、重要配線レイアウト配置時にこれら要素を考慮必須。

インピーダンス制御は信号伝送実装の重要前提。しかし、基板構造と伝送線インピーダンス計算式によれば、線幅と配線特性が同一線で不変なら、インピーダンスはPCB材料と層構造のみに依存し、同一線のインピーダンスはPCB異層で変化しない。これは高速回路設計では許容されません。

高密度高速PCBを設計し、基板上ほとんどの信号にインピーダンス要件あり。例：CPCI信号線65Ω、差動信号100Ω、他信号すべて50Ω。PCB配線スペースから最低10層配線必要、16層PCB設計案を決定。

全基板厚2mm超過不可制約下で、スタックアップに困難と問題：

1. 各信号層に隣接イメージプレーン配置し、インピーダンスと信号品質保護
2. 各電源プレーンに完全グランド層隣接し、電源性能確保
3. 基板スタックアップにバランス要求、基板反り回避

媒質誘電率4.3設定。上記スタックアップ設計ベースで、線幅と線間距離を計算結果に従い設定し、信号インピーダンス要件確保。線幅結果：

1. 表層信号線幅5mil、インピーダンス58.7Ω
2. 表層CPCI信号線幅4.5mil、インピーダンス61.7Ω
3. 内層信号線幅4.5mil、インピーダンス50.2Ω
4. 表層・内層BGAエリア線幅4mil、表層インピーダンス64.6Ω、内層52.7Ω
5. 内層マイクロストリップ差動線幅5mil、線間距離6mil、インピーダンス100.54Ω
6. 内層ストリップライン差動線幅4.5mil、線間距離10mil、インピーダンス96.6Ω

線間距離設定：

1. 表層信号線（5mil）間距離5.0mil
2. 表層CPCI信号線（4.5mil）間距離9.0mil
3. 内層信号線（4.5mil）間距離7.0mil
4. 表層と内層間距離4.0mil
5. 内層差動信号線間および他信号線との距離最小25mil
6. 表層差動信号線間および他信号線との距離最小20mil

PCB製造後、POLAR-Cits500インピーダンステスターでテスト基板インピーダンス測定、結果を下表に示します。データは高速PCB設計・製造プロセスで、インピーダンスを50Ω±10%、60Ω±10%、100Ω±10%範囲内で制御必須임을示します。

プリセットインピーダンス(Ω)	実測インピーダンス(Ω)
50	47.52-52.33
60	57.65-61.35
100	93.65-106.35

LVDSとPCB上でのインピーダンス制御

LVDS

LVDSは高速シリアル信号伝送レベルの一種で、高伝送速度、低消費電力、強耐干渉性、長伝送距離、実現可能なマッチング等の利点。適用分野：コンピュータ、通信、民生。

LVDSインピーダンス設計

LVDS電圧スイングわずか350mV、最長伝送距離10m超。信号伝送過程で反射信号影響を受けないよう、伝送線インピーダンス制御必須：単線インピーダンス50Ω、差動インピーダンス100Ω。実用では、合理的スタックアップ厚と媒質パラメータ設定、線幅と線間距離調整、高速シミュレーション解析ツールで単線・差動インピーダンス計算により制御可能。

しかし多くの場合、単線インピーダンスと差動インピーダンス要件同時充足は比較的困難。一方面、線幅Wと線間距離S調整範囲が物理設計スペースで制約される（例：BGAやDIPマージンコネクタでの配線と線幅がパッドサイズと距離で影響）。他面、WとS変更が単線・差動インピーダンス結果に影響。現在、プリセット線幅と線間距離の関係把握は容易・便利。

LVDS配線ルール

一般に差動信号配線はインピーダンス設計ルールに従い実施、LVDS品質確保可能。実配線ではLVDSは以下ルール準拠：

1. 差動ペアは可能な限り短く、線は直線的、スルーホール数最小化。差動ペア内信号線距離同一。これらすべてが長配線と多数ターン回避に寄与。ターンは45°使用、90°回避。
2. 差動ペア間距離を10倍以上維持しクロストーク低減。必要なら差動ペア間にグランドスルーホール配置で絶縁。
3. LVDSを表面跨ぎ分割不可。2差動信号は相互リターンパスだが、表面跨ぎ分割で信号リターンパス遮断不可。しかし伝送線はイメージプレーン欠如でインピーダンス不連続可能性。
4. 差動信号層間跨ぎ回避。製造時層間スタックアップ精度は同層エッチング精度より大幅低く、スタックアップ時媒質損失も加わり、差動ペア間差動インピーダンス変化を招く。
5. インピーダンス設計で結合法使用。
6. 適切PCBスタックアップ構造設定で、電圧レベル信号とLVDS分離確保。可能なら高速TTL/CMOS等信号を別層配置、グランド・電源層でLVDS配線から分離。
7. 差動信号ペアは配線長互換性確保。

参考リソース

• PCB特性インピーダンスに影響する要素と解決策
• フレキシブルリジッドPCBインピーダンス設計考慮事項
• 高速PCB電源インピーダンス分析と禁止方法
• PCB設計におけるビアインピーダンス制御と信号品質への影響
• PCBCartのフル機能PCB製造サービス - 複数の付加価値オプション
• PCBCartの先進PCB実装サービス - 1個から対応