組込みシステム向け高速PCB設計の最適化

現代電子システムは、SLSI（超大規模集積）でチップ密度が増大する中、小型パッケージ・大規模・高速化の傾向で発展しており、高速回路設計における相互接続とスタックアップ問題の分析・対処が不可避となっています。現在、電子製品の無線周波数は数百〜数千MHzに達し、立ち上がり・立ち下がりエッジが非常に急峻になっているため、PCBレイアウトルールと基板材料誘電率が、設計プロセスにおけるシステム電気性能に極めて重要です。

現在の電子製品研究における大多数の重要プロセス・ステップとして、高速PCB設計の主な課題はタイミング問題、ノイズ干渉、EMI（電磁干渉）であり、これらの解決策はシステム設計の正常動作に関連します。

現在、従来設計手法では製品信頼性と成功率が低く、組込み応用システムにおける高速PCB設計研究に高い実用価値と広い市場期待が寄せられています。

システムスキーム設計

図1に組込みRTU（リモートターミナルユニット）の機能フレームを示します。

図1より、本システムは垂直通信構造で、データ蓄積層（電力量ユニット、センサユニット、アナログ量測定ユニット）、データ伝送層（インターネット受信エンジニアセンターからのコマンドでデータ蓄積層を調整するゲートウェイ）、データ処理層（APP監視ソフトウェアで実装、リアルタイムデータ蓄積・分析、ユーザーインターフェース向けデータ曲線作成）で構成され、データ蓄積の柔軟性と管理効率を向上させています。

RTUシステムハードウェアフレーム

本組込みIoT RTUシステムハードウェアは主に、USB2.0、AT91SAM9263プロセッサ、CAN、SDRAM、Nand Flash、Data Flash、Ethernetコントローラ、クロックチップ、RS232/485インターフェース、電源管理、データ蓄積部で構成。

Linux OSで動作し、メモリとデバイス管理能力が高く、複雑アルゴリズムと通信プロトコルを含むマルチミッションリアルタイムスケジューリングを実装、ネットワーク接続、データ通信、設定蓄積を担当。図2は本稿設計のRTU回路基板。

IPv6とIPv4のデュアルスタックをサポートし、即時性とリアルタイム性を実装。データストレージでは通信遮断条件下でローカルストレージ要件を充足。通信インターフェースではRS485、RS232、CAN等の多様なフィールドデータ通信インターフェースを備え、Modbus RTU通信プロトコル対応、異なるインターフェースと通信レート要件を満たします。

RTUシステムPCB設計

システムPCBスタックアップ設計

PCB層数は通常、設計難易度に基づき2〜32層の範囲。本設計の6層PCBは、部品パッケージ密度、小さなレイアウト配線スペース、高信号周波数に基づき決定。PCB層分配を図3に示します。

本システムではFLASHとSDRAMにストリップライン構成を採用し、配線を内層信号1と内層信号2で実施。

本システムのPCB制約ルール

高速PCB設計では、インピーダンス連続性とEMIが線間スペース、長さ、幅、ループ隣接処理に大きく影響。部品レイアウトと配線品質が最終設計成否に関わるため、PCB制約ルールを合理的に制定する必要があります。

HyperLynxはチャート分析干渉機能を備え、IBISモデルで損失伝送、差動信号、周波数変化スルーホールモデルを精密シミュレート可能。メインネットワークを配線前のLineシミュレーションでモデル化し、PCBスタックアップ構造と配線インピーダンスを改善。シミュレーション結果に基づき高速PCBネットワーク配線制約ルールを設計し、設計効率を向上。

本システムのPCBシミュレーション

高速PCB設計プロセスでは、理想伝送線モデルでフロント端シミュレーション、限定信号線を1回シミュレート。一方、PCBバック端伝送線は実際のPCB配線で、スルーホールとプレーンシフトの影響下にあり、極めて信頼性の高いシミュレーション結果が得られます。

本システムコア回路設計では、片端信号終端マッチング抵抗を40〜60Ω、信号線間クロストーク閾値165mVに要求。また、ネットワークコントローラDM9000とDM9161が100Mbps通信速度で自己適応可能にするため、差動インピーダンスを100±5Ω以内に制御。HyperLynxシミュレーションソフト（Mentor Graphics開発）でSDRAM、Ethernet差動線、電源品質、EMCをシミュレーション。

a. SDRAM設計

ストリップライン設計では、クロストークとスルーホールがタイムディレイ主因。Lineシミュレーションツール決定ルールでPCB完成しても、部品ピン多数・PCB寸法限定等で一部問題不可避。したがって、Boardシミュレーションツールで複数ネットワークを適切にシミュレートする必要があります。

シミュレーション結果、アナログネットワークEBI_D0とEBI_D2のクロストーク強度が165mV超。両ネットワークがEBI_D1を攻撃し、黄色マーキング領域の蛇行配線間隔不適切が原因で結合発生。配線間隔拡大で問題解消可能だが、真に懸念すべきはなぜ被害ネットワークが強い干渉を受けるか。原因は終端抵抗選択不適切によるインピーダンスミスマッチの可能性。現時点では終端抵抗43.1Ω決定。励振220MHz条件下のネットワークEBI_D1解析シミュレーション波形を図4に示します。

図4より、EMI_D1伝送線でインピーダンス不連続発生、信号波形に変形。システム起動失敗は起きないが、製品動作安定性は保証困難。Boardシミュレーションに戻り、スルーホールと損傷シミュレーション適用でEBI_D0とEBI_D1終端抵抗を46.9Ωに変更。抵抗変更後のクロストークシミュレーション図を図5に示します。

この図より、ネットワーク信号が改善され、EBI_D1で発生していた干渉強度が顕著に低減されたことがわかります。

b. インターネット差動バス設計

高速・3GIO相互接続属性を持つHyperLynx開発Boardシミュレーションモジュールは、超高速シリアルデータパスとソース同期技術を差動信号バスベースで適用、高速PCB設計に便利で高効率な解決スキームを提供。本システムのDM9000とDM9161はそれぞれ2組の高速信号差動バス（TX+/TX-、RX+/RX-）を持ち、差動インピーダンス100Ω。伝送理論により差動インピーダンスは式で計算可能（数式参照）。

Zは各信号線伝送インピーダンスで、通信距離と耐ノイズ能力に重要影響。ここではDM9000を選びTP_E_TX+とTP_E_TX-へ差動伝送。反射影響低減のため、100Ω抵抗をスルーホール適用で信号線に並列配置。

c. 本システム電源品質設計

図6は基本電源分配モデルで、電流が電源層経由で各キャリアへ伝送、その後グランド層へ。

高速PCB設計では、回路システムの各ユニットエネルギー消費を計算し、電源ネットワーク幅を正しく分配・適切に拡大する必要があります。

6層電源品質まとめ：最大電圧降下2.1mV（0.06%近傍）、最大電流密度16.3mA/m²（適正範囲内。50mA/m²超でPCB温度上昇、動作時メインチップと信号線に影響）。銅幅拡大で電流密度低減、信号リード厚増でPCB温度低減に寄与。

d. システム電磁両立性分析

電磁干渉は通常、有用信号をキャリアとして結合経由で伝送。本設計ではHyperLynxシミュレーションソフトで予備設計後のPCB放射強度を分析。ARM9とSDRAM間の重要信号線D4を選択、プローブ位置3mと10m。励振源220MHz条件下でFCCとCISPR国際標準シミュレーションデータ取得、図7に示します。

シミュレーション結果、PCB近距離で基板からの高放射、信号周波数変化に伴い放射変化。高速回路設計ではPCB耐干渉を最適化しつつ、ノイズ放射低減が必要。

参考リソース

• 高速レイアウトのヒント
• EMI影響低減のための高速PCB配線技術
• 高速PCB設計における誤解と対策
• 部品内蔵PCB製造技術
• 組込み技術と部品内蔵PCB実装手順
• PCBCartのフル機能PCB製造サービス - 複数の付加価値オプション
• PCBCartの先進PCB実装サービス - 1個から対応