信頼できるAI/MLプロセッサの実現：信頼性検証の重要な役割

AI/MLプロセッサにとって信頼性検証が重要な理由

AIと機械学習が、自律走行車から医療診断まで、幅広いアプリケーションで不可欠になった今、基盤ハードウェアのあらゆる障害がシステム全体の信頼性を損なう可能性があります。

過去数年間、企業はAI導入を加速させ、ビジネス目標達成の最優先事項としています。この勢いは、アルゴリズムの進歩、最先端ハードウェア設計、デジタル化データの指数関数的増加によって推進されています。しかし、この成長を持続させるには、AI/ML技術が生成する結果が信頼できることを企業が証明しなければなりません。その信頼は、AI/ML機能を支える集積回路（IC）の設計と検証から始まります。

AI/ML処理パラダイム

AIワークロードは、データセンター/クラウドベースと組み込みの2つに大別されます。前者では計算リソースがリモートデータセンターにあり、後者では専用AIチップやコプロセッサがデバイスやエッジサーバに組み込まれ、ユーザーに近い場所で処理されます。エッジデバイスは、トレーニング（機械学習）または推論に特化できます。歴史的にトレーニングはクラウドで行われてきましたが、高性能エッジソリューションの台頭により、より多くのトレーニングワークロードがエッジにシフトしつつあります。

ミッションクリティカル環境向けAI/MLチップの設計

組み込みAIチップは、自動車、産業制御、医療診断などの特定ドメイン向けに調整され、これらの多くはミッションクリティカルです。例えば、高度運転支援システム（ADAS）は、厳格なレイテンシウィンドウ内でセンサデータを処理しなければならず、遅延は大惨事を招く可能性があります。

これらのICは、大規模並列演算ユニット、高電力密度、タイトな電力エンベロープ内でピーク性能を提供するよう設計された複雑な回路を備えます。汎用CPUも一部のAIタスクを処理できますが、直列的な性質がスループットを制限します。GPUは並列ワークロードに優れ、FPGAは再構成可能な加速を提供します。それでも、ソフトウェアスタックと共に最適化されたアプリケーション固有IC（ASIC）が最も効率的な道であることが多いです。

ASICベースAIソリューションのメリット

ASICは、ワットあたり性能、決定論的動作、面積削減、市場投入時間短縮で優れています。図1は典型的なASIC AIチップブロック図を示します。

図1. ASIC AIチップ設計のブロック図。

最適パフォーマンスのためのヘテロジニアスコンピューティング

多くの現代AIシステムは、CPU、GPU、ASICなど複数のコアタイプを組み合わせ、直列制御タスクと並列データ処理のバランスを取ります。このヘテロジニアスアプローチは、ワットあたりテラ演算/秒（TOPS/W）で測られることが多い電力効率を維持しながらスループットを向上させます。動的電圧周波数スケーリング、パワゲーティング、マルチVt設計などの省電力技術は、これらの指標を達成するために不可欠です。

賭け金が高いことを考慮すると、これらの複雑なICの信頼性の高い設計と検証が最重要です。単一の回路障害がAIの妥当性を損ない、利害関係者の信頼を侵食する可能性があります。

AI/ML ICの信頼性検証における課題

AI/MLチップは数百万〜数十億のトランジスタを含みます。NVIDIAのTesla P100 GPUは153億トランジスタ、IntelのLoihiは20.7億トランジスタを誇ります。設計者は各ターゲット環境に固有の信頼性要件を満たさなければならず、明確に定義された仕様に対する徹底的なテストが必要です。

従来検証の限界

手動検査と従来のSPICEスタイルシミュレーションは、このような大規模設計には非現実的です。時間がかかり、エラーを起こしやすく、拡張性に欠けます。設計者がIPブロックを分割して個別に検証しても、計算コア、インターコネクト、高帯域幅メモリ間のブロック間相互作用が見落とされることが多く、カバレッジが不完全になります。

従来検証ツールでの長い実行時間は製品リリースを遅らせ、マルチコアと分散コンピューティング環境を活用する自動化された拡張可能なソリューションの必要性を浮き彫りにしています。

Calibre PERC：ファウンドリ認定済み信頼性プラットフォーム

Calibre PERC信頼性プラットフォームは、マルチスレッド（MT）とマルチスレッドフレキシブル（MTflex）スケーリングを提供し、検証タスクを複数のCPUとリモートマシンに分散させ、大規模AI/ML設計での高速実行を実現します。

図2. マルチスレッド・フレキシブルスケーリングがタスクを複数のリモートに分散し、全体実行を高速化。

基本的なスケーリングを超えて、Calibre PERCはネットリストとレイアウトデータを統合し、広範な信頼性問題を検出し、設計者が性能と運用障害をプロアクティブに軽減できるようにします。

マルチドメイン電源アーキテクチャにおけるトランジスタレベル信頼性

現代のAI/ML ICは、アナログIPの分離、パワゲーティング、独立した電圧スケーリングを可能にするため、多くの場合複数の電源ドメインを採用します。例えば、IntelのSkylakeアーキテクチャは9つの主要電源ドメインを使用します。

電圧レギュレータ、ヘッダー/フッタースイッチ、レベルシフタ、アイソレーションセル、ステート保持セルなどの特殊回路要素が、各ドメインインターフェースで必要です。検証はこれらの要素の正しい実装と接続性を確認する必要があります（図3参照）。

図3. 低消費電力設計内での特殊要素（レベルシフタ、アイソレーションセル、パワゲーティングスイッチなど）の使用には、専門的な検証技術が必要。

設計者はまた、ドメイン間で適切なデバイス選択を確保しなければなりません。例えば、高電圧電源には厚い酸化膜トランジスタを使用し、バイアス温度不安定性（BTI）やその他の劣化メカニズムを回避します。

トランジスタレベル検証のための統一電源フォーマット（UPF）

UPFは、設計フロー全体で一貫した電源意図記述を提供します。従来のUPFフローはロジックまたはゲートレベルに焦点を当てますが、Calibre PERCはUPFの使用をトランジスタレベルに拡張し、欠落または誤接続されたレベルシフタ、電気的過ストレス（EOS）条件、フローティングウェルなどの自動チェックを可能にします。

寿命信頼性：長期劣化の防止

AI/MLチップは、設計寿命全体で信頼性の高い動作を維持しなければなりません。BTI、EOS、エレクトロマイグレーション（EM）、電流密度ホットスポットなどの問題は、性能を静かに劣化させたり、大惨事を引き起こしたりします。

例えば、適切なレベルシフタなしで高電圧ドメインが薄い酸化膜トランジスタを駆動すると、即座には故障しませんが、時間とともに加速劣化を経験し、最終的に故障します。同様に、電流流れによって駆動されるEMは、ボイドとヒロックを生成し、抵抗を増加させたりショートを引き起こしたりします。ファウンドリは意図するアプリケーション環境に基づくEM限界を提供し、設計者は通常ワーストケース条件をターゲットとし、これらの限界に対して検証します。

プレシリコンでの信頼性チェック漏れは、テープアウト遅延、顧客信頼喪失、ネガティブな市場反応、リコール、さらには安全クリティカルな展開での物理的被害を招く可能性があります。

AI/ML信頼性の戦略的分析と管理

AI/MLハードウェアの急速な進歩は、厳格な信頼性分析にかかっています。大規模複雑なAI/MLチップ固有の課題に対処する先進EDAツールにより、設計企業は意図した寿命を通じて確実に動作する製品を提供でき、産業全体でAI成果への信頼を育みます。

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