IBMのエアスペーサー革新、10nm FinFETチップへの道を開く

これはIEDM 2016で発表されたIBMの最先端論文に関する4部構成シリーズの第3弾です。

国際電子デバイス会議（IEDM）は、半導体・電子デバイス技術、設計、製造、物理学、モデリングにおける画期的研究の世界最高峰フォーラムと広く見なされています。今年のサンフランシスコ会議で、IBMは走査プローブ温度計、10nmチップ用エアスペーサー技術、7nmデバイス、さらにはカーボンナノチューブ革新を披露しました。すべてはムーアの法則の延伸と新アーキテクチャの探求を目的としています。

4つのハイライトIBM論文のうち、第3弾は「10nm FinFET CMOSおよびそれ以降のためのエアスペーサー」に焦点を当てます。IBMリサーチ・オールバニナノテックセンターのシニアテクニカルスタッフ兼マスターインベンター、Kangguo Cheng博士が率いるチームが、単純なエアギャップが次世代トランジスタの寄生容量を劇的に低減できることを実証しました。

14nmノードはすでに量産可能ですが、10nmへの移行には重大な障壁があります：寄生容量。トランジスタが縮小するにつれ、コンタクト間の絶縁ギャップが相対的に小さくなり、望ましくない電荷が蓄積されます。トランジスタがスイッチングするとこの蓄積電荷が放出され、信号伝播の低速化と消費電力増大を招き、最終的には発熱増加と信頼性低下につながります。

Cheng博士のアプローチは、これらの導電性ギャップをほぼ完璧な絶縁体である空気で置き換えます。フィン頂部上にエアスペーサーを挿入することで、トランジスタレベルの容量を最大25%削減し、リングオシレータテスト回路で15%の削減を達成。デバイスレベルで25%の省電力、システム全体で対応する15%の改善を実現しました。

左上： 10nm寸法のエアスペーサー（白いスペース）を持つFinFETトランジスタのTEM像。右上： アグレッシブなスペーサープルダウンプロセス後の損傷：フィンとソース/ドレインエピタキシーの浸食。中央下部： 部分的エアスペーサー構造の模式図。エアスペーサーはゲートスタックへの影響を最小限に抑えるためフィン頂部上のみに形成。誘電体ライナーがエアスペーサー製造中にゲートスタックを保護。

寄生容量を軽減することで、エアスペーサーはより効率的な10nmおよび7nm FinFETチップを可能にし、14nmデバイスの省電力化にも期待が持てます。IBMの研究は、空気のように単純な材料が次世代半導体設計で極めて重要な役割を果たし得ることを示しています。

パート1：ホットスポットマッピング
パート2：カーボンナノチューブという別種のチップ

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