自己抑制負荷搭載の完全CMOS互換4T2R nv-SRAM：STI-RRAM採用でゼロ静止電力・高速動作

概要

標準CMOSロジックプロセス内にSTIベース抵抗変化メモリ（RRAM）を直接統合した新規4トランジスタ/2抵抗（4T2R）不揮発性SRAM（nv-SRAM）を提示。セルは自己抑制負荷機構採用し、データを不揮発的に保存しながら従来SRAMの高速読出/書込特性維持。RRAMがフローティングノード隣接STI領域に配置されるため、設計は完全ロジック互換性保持し追加プロセス層不要、データ保持時ゼロ静止電力達成。

背景

CMOSスケーリングがナノメートル領域入り、標準SRAMセル漏れ電流急増、静止電力消費がポータブル・IoTデバイスで許容不能レベルに[1]。多様なセルトポロジとバイアススキーム探求で対策試み、RRAMやMRAM等不揮発記憶素子導入でホールド電力排除しつつ速度維持図るも、典型的に追加BEOL層或特殊プロセスステップ必要、複雑性増大とアクセス時間遅延招く寄生容量増加。先行研究でゼロ静止電力4T nv-SRAM提案、フローティングノード隣接STI-RRAM使用。本稿では完全ロジック互換4T2R nv-SRAM拡張提示、ゼロホールド電力と高速動作両立、40 nm CMOSロジックフロー完全実装可能。

手法

STI-RRAMセル構造

3D STI-RRAM設計（図1a）で遷移金属酸化物（TMO）膜をN⁺ソースとタングステンプラグ間配置。N⁺拡散層から定義間隔ΔdでSTI内コンタクト配置し、TMO厚さ—ひいてはデバイス抵抗—精密制御。TEM像（図1b）とレイアウト模式図（図1c）で、結果RRAMが高抵抗（≈10⁸ Ω）初期状態形成確認。実験データ（図2a）でΔdと初期抵抗明確相関；Δd = 10 nmで最低フォーミング電圧、低抵抗状態（LRS）と高抵抗状態（HRS）好ましい分布（図2b）。セット/フォーミング時セレクトトランジスタ電流制限、耐久性向上（図4b）。

a n⁺接合隣接STI-RRAM付き1T1Rセル3Dイラスト。
b N⁺領域とタングステンプラグ間TMO膜示すTEM断面。
c レイアウト図。

ゲート電圧（V_G)制御LRS読出電流（図3）、負荷抵抗精密調整可能。R_L,L値はフォーミング時ワードライン（WL）電圧調整で設定；WL範囲0.75–1.25 VでR_L,L 20–400 kΩ生成（図3）。低R_L,Lは待機電流増加（図7）だが抵抗ウィンドウ拡大。

a セット時印加ゲート電圧と負荷抵抗R_L,L相関。

セット/リセット時間V_SL=2 Vと2.8 Vで最適化（図4a）。インクリメンタルステップパルスプログラミングアルゴリズムでRRAM 10⁶サイクル耐久、安定読出ウィンドウ維持（図4b）。

a パルス振幅（V_PP)依存セット/リセット時間。
b 1Mサイクル耐久試験。

不揮発性SRAMコンセプト

4T2R nv-SRAM（図5）で2個STI-RRAMを不揮発記憶ノード兼負荷抵抗として埋込。QとQB N⁺領域とSTIコンタクト間配置、RRAMトランジスタ同レベル維持コンパクトレイアウト実現。結果断面（図5b）で追加BEOL金属層なしシームレス統合実証。

a 提案4T2R nv-SRAMセル3Dイラスト。
b STI-RRAMペアTEM断面。
c 2個RRAM負荷デバイス示す回路図。

セルは揮発・不揮発両モードサポート。バランス状態で2負荷抵抗等価（R_L1 = R_L2 = R_L,L）、従来4T SRAM振る舞い。データ不揮発化コミット時、自己抑制機構がラッチ値ベース片側RRAMリセット（図6）。リセット後電源オフ可能、ゼロホールド電力達成。V_DD再印加でRRAMからラッチ状態復元、ブランケットセットパルスで必要時メモリリフレッシュ可能。

揮発・不揮発モード操作フローチャート。

初期化時、ブランケットフォーミングパルス（V_D = 2.8 V）でWL電圧制御しR_L1とR_L2同一R_L,L（20–370 kΩ）設定。セルはバランス状態達し従来SRAM動作準備完了。自己抑制書込（図9）で300 ns、2 Vパルス使用し片側RRAM選択的リセット、ラッチデータ不揮発化保存し他方RRAM逆抵抗状態維持。

a 自己抑制書込：V_PPパルス中片側RRAMのみリセット。
b 選択的リセット確認ダイナミック応答。

パワーオフ後揮発データ復元はV_DD再印加で達成；アンバランスRRAM自動ラッチノード給電（図11）。復元数ナノ秒で完了。

電源復帰後QとQBノードへ不揮発データリカバリ。

結果と考察

電気的解析

動作状態間遷移条件を表1列挙。初期化時WL電圧変化でR_L,L 20–400 kΩ調整可能。低R_L,L値は待機電流増加（図7）だが抵抗ウィンドウ拡大、動的読出/書込マージン向上。スタティックノイズマージン（SNM）測定（図8a）でバランスセル全R_L,L範囲SNM維持、VDD未満WL電圧で合理的読出マージン達成。動的読出/書込トレース（図8b）でサブナノ秒アクセスタイム確認；高R_L,Lでプルアップ多少遅延だが許容範囲。

a WL電圧依存読出SNM；b 動的読出/書込性能。

不揮発書込は300 ns、2 V V_PPパルス達成。図9bでRRAMペア片側選択的リセットクリーン実行、他方不変確認。初期アンバランス負荷比2 MΩ/400 kΩでも両ロジック状態書込成功（図10c）。パワーオンでラッチノード自動復元（図11）。これら結果で自己抑制機構実行可能性確認。

a アンバランス負荷シナリオ。
b 種々WL電圧下SNM。
c 400 kΩ負荷動的書込。

寄生効果と比較

STI-RRAMがSRAMトランジスタと同拡散層内配置されるため、追加BEOL金属スタック回避、ラッチノード寄生容量無視可能レベル。レイアウト後シミュレーション（図12）で金属層数増加でも寄生容量低位維持確認、バックエンドRRAM或MRAM実装対比。結果4T2R nv-SRAMは先行研究[29–31]比高速動的読出、低消費電力達成。表2主要指標まとめ、状態切替電圧と寄生オーバーヘッドトレードオフ強調。

ラッチノード寄生容量対金属層数。

変動誘起スタティックノイズマージン劣化

RRAM抵抗とトランジスタスレッショルド電圧（V_T)プロセス変動がSNM影響。モンテカルロシミュレーション（図14）でR_L,LとV_T双方変動がSNM分布狭小化示す。自己抑制機構が感度一部緩和するが、ディープスケールノードで堅牢マージン維持には更なるプロセスチューニング必要。

V_T変動影響初期化コンプライアンス電流。

モンテカルロバタフライ曲線示すSNM劣化。

結論

40 nm CMOSロジックプロセスへ追加マスク・ステップなしSTI-RRAM統合4T2R nv-SRAM実証。セルは自己抑制・自己復元機能、保持時ゼロ静止電力、最小寄生容量、高速動作提供。これら属性でSTI-RRAMベースnv-SRAMは将来システム向け低消費電力・高密度不揮発ロジックメモリ魅力的ソリューション。