統合PMOSFETによるラッチアップ耐性LVTSCR：28 nm CMOSにおけるESD保護強化

概要

低電圧トリガーシリコン制御整流器（LVTSCR）は、低電圧集積回路の静電気放電（ESD）保護を提供することが期待されている。しかし、極めて低いホールド電圧のため、通常ラッチアップ効果に対して脆弱である。本論文では、追加のp型MOSFETを組み込んだ新規LVTSCR（EP-LVTSCR）を提案し、28 nm CMOS技術で検証した。提案デバイスは、約6.2 Vの低トリガー電圧と約5.5 Vの有意に高いホールド電圧を持ち、伝送線パルス（TLP）試験では故障電流のわずか23%低下にとどまる。また、約1.8 Ωの低ターンオン抵抗と、3.63 Vで測定された約1.8 nAの信頼性の高いリーク電流で動作し、2.5 V/3.3 V CMOSプロセスのESD保護に適している。さらに、提案デバイスのトリガーメカニズムと導通特性をTCADシミュレーションで探求・実証した。

背景

半導体デバイスの微細化が進むにつれ、集積回路（IC）における静電気放電（ESD）による損傷がより深刻な問題となっている。また、先端プロセス技術によりESD保護デバイスの製造コストが急増している[1]。したがって、高面積効率とロバストなESD保護デバイス設計は極めて価値が高い。

シリコン制御整流器（SCR）デバイスは、寄生バイポーラ接合トランジスタ（BJT）の強い正帰還効果により、小デバイス寸法で高ESD電流を持続可能であることが検証されている[2]。しかし、典型的なSCRは高トリガー電圧（Vt1）を持ち、ナノスケールCMOS技術の入力段ゲート酸化膜破壊電圧を超える。Vt1を低減するため、n⁺またはp⁺重ドープ領域をn-wellとp-well境界に挿入した変形側方SCR（MLSCR）が入力ESD保護用に報告された[3, 4]。しかし、MLSCRのトリガー電圧はCMOS出力バッファの出力トランジスタ破壊電圧より大きく、単独で効率的な出力ESD保護を提供できない。

CMOS出力バッファを効率的に保護するため、従来のSCRに短チャネルNMOS（PMOS）デバイスを挿入し、はるかに低いトリガー電圧を実現する低電圧トリガーSCR（LVTSCR）が提案された[5–7]。これは挿入NMOS（PMOS）のスナップバックトリガー電圧に相当する。しかし、従来SCRやMLSCRと同様に、LVTSCRも約2 Vという極めて低いホールド電圧（Vh）のためラッチアップの危険を抱える[8]。このラッチアップ効果は、正常動作時の誤作動や持続的高電流によるIC破壊を招く[9]。

LVTSCRのVh改善にはいくつかの方法が提案されている[10–15]。最も一般的なのは、SCR寄生BJTのベース領域を拡大してエミッタ-ベース接合注入効率を低下させる方法[10]だが、デバイスレイアウト面積増大とターンオン抵抗（Ron）増大を招き、故障電流（It2）の大幅な劣化をもたらす。最適化手法として、フローティングn-well領域をLVTSCRに挿入し、It2への犠牲を減らす方法[11]も提案されたが、大きなRonにより少電流でゲート酸化膜破壊電圧を超える導通電圧となり、実効的ESD保護電流を減少させる。LVTSCRへの追加N-LDD/P-HALO層によるVh向上法[12]もあるが、特定プロセス専用で汎用CMOSプロセスへの適用は困難。ゲート接地NMOSトリガーLVTSCR（GGSCR）[13]は、埋め込みNMOSドレインをアノードへ導くことでVhを向上させるが、低電流で埋め込みNMOSがSCR導通前に破壊される恐れがある。最近、低Vt1と高Vhを両立する複合LVTSCR構造が[14, 15]で実証されたが、高複雑性と面積要件により先端CMOS技術での応用は設計コスト面で制限される。したがって、ロバストで面積効率が良く、ラッチアップ免疫を持つESD保護デバイスが先端プロセスESD保護で強く求められている。

本論文では、埋め込みPMOSトランジスタを持つ新規LVTSCR構造（EP-LVTSCR）を2.5 V/3.3 V電源電圧用途向けに提案する。提案デバイスを28 nm CMOSプロセスで作製し、伝送線パルス（TLP）測定で電気特性を検証した。物理メカニズムを技術計算支援設計（TCAD）シミュレーションで探求した。結果として、提案構造は追加プロセスステップなしで、より高いホールド電圧、より低いトリガー電圧と低Ron、わずかなIt2低下を達成した。

手法

本論文では、従来LVTSCRと提案EP-LVTSCRを研究した。従来LVTSCRとEP-LVTSCRの模式的断面図を図1a, bに、それぞれの等価回路を寄生トランジスタとウェル抵抗とともに構造内に示す。両デバイスで、部分ND領域上部にサリサイドブロック（SAB）層を配置し、サリサイド層形成を防止することでバラスト抵抗を誘導している[16, 17]。従来LVTSCRでは、NMOSトランジスタをPWELLに挿入し、そのドレイン（ND）をNWELLとPWELL境界に跨がせ、ソースとゲートを接地（GND）に共通接続している（図1a）。ESDストレス時、寄生側方p-n-p BJT（Q1）と寄生側方n-p-n BJT（Q2、Q3）が徐々にターンオンする。この条件下、Q1とQ2が結合してSCR導通パスを構成し、電流放電を主導する（SCR導通パスは破線で示す）。

従来LVTSCRと比較して、EP-LVTSCRは追加PMOSトランジスタ（T1）をNWELLに埋め込み、そのゲートとドレインを金属でNDに接続している（図1b）。アノードにESDパルス印加時、ザッピング電圧がN+/PWELL破壊電圧より高ければ、逆バイアスN+/NWELL/N+/PWELL/P+ダイオードが最初に導通する。その後、雪崩増倍効果で生成された正孔/電子がカソード/アノードへ流れ、NWELL/PWELL内電流密度を増加させ、NWELL/PWELL間電位降下をさらに増大させる。RNW1とRNW2の総電圧降下（T1のソース-ゲート間電圧−Vgsに相当）が、約0.9 Vの閾値電圧（Vth）を超えるとT1がターンオンする。その後、寄生側方n-p-nトランジスタQ2とQ3がエミッタ-ベース接合導通に依存してトリガーされる。T1導通はNWELL間Ronを低下させ、Q2とQ3をより低電圧でトリガー可能にする。電流増加継続に伴い、RNW1電圧降下が約0.7 Vに上昇し、Q1とPMOS寄生側方p-n-pトランジスタ（Q4）がターンオンする。最終的にSCRパスが分岐パス導通に対してターンオンする。

複数報告で、SCRホールド電圧は主にNWELL/PWELL空乏領域電位差Vdepで決まることが示されている[18–20]。これは空乏領域へ注入される少数キャリア（電子/正孔）に反比例する。EP-LVTSCRの分岐パスは、SCRパスから空乏領域へ注入された正孔/電子を抽出できるため、EP-LVTSCRのVhを向上させる。

EP-LVTSCR物理メカニズムをさらに実証するため、TCADシミュレーションを実施した。移動度、再結合、熱力学、実効固有密度などの物理モデルと、外挿、RelErrcontrol、直流計算などの数値手法を統合した。EP-LVTSCRと従来LVTSCRアノードにそれぞれ、立上り時間10 nsの1.2 AパルスESD電流モデルを印加し、デバイス基板を唯一のヒートシンク、周囲温度300 Kと設定した。

EP-LVTSCRの500 psと5 nsでの総電流密度分布シミュレーション結果を図2a, bに示す。500 psでは、電流密度分布がT1とQ2トランジスタに集中し、図2a示すシリーズT1/Q2がトリガーパスとしてターンオンしたことを示す。5 nsでは、SCRパスと分岐パス両方が導通し、図2bで観察できる。この時点で、P+/N+で生成された正孔/電子の一部がNWELL/PWELLから分岐パスへ抽出され流れる。これは図2c, d示す提案構造の水平正孔/電子電流密度分布で説明される。さらに、従来LVTSCRとEP-LVTSCRの5 ns静電ポテンシャル分布を図3a, bで比較した。明らかにEP-LVTSCR内部のポテンシャルピークが高い。これらのシミュレーション結果は、図1b示す分岐パスによるEP-LVTSCRの高ホールド電圧という上記仮定の直接的証拠を提供する。

結果と考察

従来LVTSCRとEP-LVTSCRを、同一幅40 μmで28 nm 2.5 V/3.3 VロジックCMOSプロセスに実装し、レイアウトトポロジーを図4a, bに示す。基板関連寄生効果回避のため、両構造にP型ガードリング（PGR）を採用し、各PGRをGND接続した[21]。ND中心軸をNWELL/PWELL接合に整列させ、パラメータD1でND長さ半分、D2でSAB領域長さを表す。

従来LVTSCRとEP-LVTSCRのESD特性を、立上り時間10 ns、パルス幅100 nsのHanwa TED-T5000 TLPテスターで測定し、各TLPストレス後3.63 V（1.1 × VDD）DC電圧バイアス下でリーク電流を測定した。EP-LVTSCRとLVTSCRの測定TLP I-Vとリーク特性を図5に示す。明らかに、EP-LVTSCRは従来LVTSCRの2.18 Vに対し、5.49 Vの高いVhを持つ。ホールド電圧大幅改善にもかかわらず、It2は分岐電流パスのアシストにより約0.29 A減少にとどまる。また、EP-LVTSCRはVt1を6.49から6.18 Vへ低減させる。28 nm CMOSプロセスの2.5 Vまたは3.3 V IOピンでは、10%安全マージン考慮でESD設計ウィンドウは3.63–9.4 V範囲となる。したがって、提案EP-LVTSCRは従来LVTSCR型構造のラッチアップ問題を克服し、2.5 V/3.3 V IOポートの有効なESD保護ソリューションとして使用可能である。

本稿では、設計変数D1とD2を修正して提案ESD保護電気特性を最適化した。図6は、異なるD1を持つ二つのEP-LVTSCRのTLP測定結果を示す。EP-LVTSCRのI-V曲線は、デバイスターンオン時のマルチトリガー効果により二つのスナップバック領域を示す。第一スナップバック領域Iは図2a示すトリガーパス導通を、第二スナップバック領域IIはSCRパスターンオンを示唆する。D1を1.25から0.5 μmへ減少させると、It2は約0.1 A減少、第二スナップバックのホールド電流は約0.17 A増加する。これは、D1減少でウェル抵抗RNW2とRPW2（図1）が減少し、SCR導通トリガーと維持により多くの電流を必要とするためである。

図7は、三つの異なるD2を持つEP-LVTSCRのTLP I-V結果を示す。D2を0.75から2.25 µmへ増加させると、NDバラスト抵抗が徐々に増加し、分岐パス抵抗増加、さらにRon拡大をもたらす。これは図7のIV特性曲線傾き変化で観察できる。結果として、It2に有意な変化なく、D2増加に伴いVhが5.5から5.8 Vへ上昇する。

結論

EP-LVTSCRと呼ばれる強化ESDデバイスを28 nm CMOS技術で設計・作製した。提案デバイスメカニズムもTCADシミュレーションで実証した。従来LVTSCRと比較して、提案EP-LVTSCRは改善されたトリガーメカニズムと分岐導通効果により、6.2 Vの低トリガー電圧と5.5 Vの有意に高いホールド電圧を持つ。このVh大幅向上により、EP-LVTSCR故障電流は約20%減少にとどまる。また、提案構造は低ターンオン抵抗と、3.63 V電圧で約2 nAの信頼性高いリーク電流で動作するため、2.5 V/3.3 V I/Oピン保護に高度に適用可能である。さらに、EP-LVTSCRは調整可能なホールド電圧特性の恩恵を受け、5 V電源回路ESD保護にも期待される。

データと材料の入手可能性

本研究で生成・分析されたすべてのデータは、この掲載論文に含まれています。

略語

ESD:

静電気放電

SCR:

シリコン制御整流器

MLSCR:

変形側方SCR

LVTSCR:

低電圧トリガーSCR

CMOS:

相補型金属酸化膜半導体

IC:

集積回路

Vt1:

トリガー電圧

Vh:

ホールド電圧

BJT:

バイポーラ接合トランジスタ

Ron:

ターンオン抵抗

It2:

故障電流

TLP:

伝送線パルス

TCAD:

技術計算支援設計

SAB:

サリサイドブロック

Vth:

閾値電圧

DC:

直流