デュアルゲートトンネルFET DRAMのスペーサエンジニアリング最適化：保持時間向上と静的電力低減

要旨

デュアルゲートトンネルFET（DGTFET）DRAMはキャパシタレス設計と著しく長い保持時間を提供する。Silvaco-Atlasシミュレータを用いて、スペーサ誘電体スタックを体系的に最適化し、読み出しゼロ漏れ電流を抑制し保持ウィンドウを拡大した。シミュレーション結果、ソース側に低誘電率（low-k）スペーサ、ドレイン側に高誘電率（high-k）スペーサを配置する構成が最良のトレードオフを示し、サブピコアンペア読み出しゼロ電流（1×10⁻¹⁴ A/µm）と10秒保持時間を達成。この構成は静的消費電力とリフレッシュオーバーヘッドを削減し、読み出し1/読み出し0電流比10⁷を実現。スケーラビリティ解析で残るボトルネックを明らかにし、今後の改善方向を提示する。

背景

デバイス微細化に伴い、従来の1T-1C DRAMはキャパシタの縮小限界によりスケーリング困難[1–3]。メモリ業界は新材料とデバイスアーキテクチャで高密度化を模索[4,5]。有望なアプローチの一つが1990年代初頭に報告されたキャパシタレス1T DRAM[6,7]。このアーキテクチャでは、論理「1」を以下4機構のいずれかで蓄積：インパクトイオン化[8]、バイポーラ接合トランジスタ[9]、バンド間トンネリング（BTBT）[10]、ゲートトンネリング[11]。BTBTベースのトンネルFET（TFET）は高オン/オフ比と超低オフ電流でMOSFET代替として注目[12–14]。これら特性はDRAMで特に有利：低オフリークは最小読み出しゼロ電流と静的電力低減に直結。複数グループがTFETベースDRAMを研究[15–20]し、低読み出しゼロ電流と長保持時間を実証。中でもデュアルゲートTFET（DGTFET）DRAMが際立つ[19,20]。DGTFET DRAMでは書き込みと読み出し両方がBTBTに依存。実験で読み出しゼロ電流1 nA/µm（従来1T-1C DRAMより遥かに低い）、保持時間2 s（典型的64 msリフレッシュ間隔を大幅超過）報告[21]。85 ℃でも保持300 ms以上維持、過酷条件下での堅牢性示唆。キャパシタレス設計は更なる高密度化も可能。これら強みにもかかわらず、報告保持時間と読み出しゼロ電流は未だ最適でない。本研究では、3つのスペーサ（ソース、ゲートギャップ、ドレイン）の誘電体材料選択、すなわちスペーサエンジニアリングに焦点を当てDGTFET性能向上を図る。スペーサはトンネル接合近傍に位置しBTBTに強い影響[22,23]。各スペーサに低誘電率SiO₂か高誘電率HfO₂を採用する8通りの組合せを体系的に検討し、読み出しゼロリーク劇的低減と保持時間延長を実現する最適構成を提案する。

デバイス構造とシミュレーション手法

DGTFETはP-I-N構成を採用（図1a）。ソースとドレインは高濃度P⁺（10²⁰/cm³）とN⁺（10²⁰/cm³）領域。本質チャネルは2ゲートセクションに分割：Gate1はN⁺ポリシリコン、Gate2はP⁺ポリシリコン、狭いギャップで分離。P⁺ Gate2が深い電荷蓄積井戸形成、N⁺ Gate1が読み出し時トンネリング制御。ソース・ドレインスペーサ（S_Spacer、D_Spacer）とゲートギャップスペーサ（G_Spacer）はデフォルトSiO₂。デバイス寸法：シリコン膜厚T_si=20 nm、Gate1長L_g1=400 nm、Gate2長L_g2=200 nm、ゲートギャップ長L_gap=50 nm、ゲート酸化膜厚T_oxide=3 nm（HfO₂）。シミュレーションはSilvaco-Atlasで非局所BTBTモデル使用（空間的バンドエッジ変動とキャリア生成/再結合考慮）[24]。モデルパラメータはSOI TFET実験データ[25]で較正、電子・正孔有効質量0.22 m₀と0.52 m₀。高濃度ドーピングに対応しバンドギャップ縮退、フェルミ-ディラック統計、ショックリー-リード-ホール再結合、ドーピング/温度依存移動度モデル採用。保持に重要なキャリア寿命は100 ns（文献範囲1 µs–10 ns）[26–28]に設定。ScharfetterとSchenkモデルで寿命のドーピング・温度依存性を捕捉。

a デュアルゲートTFET（DGTFET）DRAMセル模式図。b SOI TFETのシミュレーション伝達特性と実験結果比較[25]。

結果と考察

動作メカニズム

DGTFET DRAMの書き込みと読み出しは、ドレイン（書き込み）とソース（読み出し）接合でのBTBTで制御。図2に動作時バンド図示す。書き込み「1」時、Gate2に負バイアス印加でGate2下チャネルバンド低下、ドレイン側に薄い障壁形成、電子がドレインへトンネリングし正孔が深いポテンシャル井戸（~1.2 V）に蓄積。逆に書き込み「0」時、Gate2正バイアスで正孔を井戸から排出しオフ状態復帰。読み出し「1」（図2b）ではGate1とGate2間にチャネル障壁あるがチャネル底部にはなく、Gate1前端からGate2後端へ傾斜伝導経路形成。読み出し「0」（図2c）では顕著なチャネル障壁が電子遮断しリーク抑制。図2dインセットで読み出し「0」時電子が障壁越え不能確認。最適プログラミング条件重要：より負Gate2バイアスで書き込み「1」時飽和BTBT強化；保持時わずかな負バイアスで正孔個体数維持；読み出し時高Gate1バイアスで読み出し「1」BTBT強化だが読み出し「0」リーク増大。表1に使用バイアス値、図3bに50 ns書き込み/読み出し、100 ns保持での過渡電流示す。電流比I₁/I₀≈10⁴、先行報告[17,19,20]と一致。

スペーサ誘電体の影響

DGTFET DRAMでは各スペーサを低誘電率SiO₂または高誘電率HfO₂で形成可能、8通りの誘電体組合せ存在。表2に各構成の読み出し1（I₁）、読み出し0（I₀）、I₁/I₀比、2 s保持時保持時間まとめる。表記「S」と「H」はSiO₂とHfO₂、3文字コードはS_Spacer、G_Spacer、D_Spacer順。データから、ソーススペーサがI₁を支配：S_SpacerにSiO₂使用でHfO₂比約100倍I₁向上。ドレインスペーサがI₀主導：HfO₂ D_Spacerで読み出しゼロリーク~10⁻¹⁴ A/µmまで抑制。したがって、ソース低誘電率、ドレイン高誘電率が最適、ゲートギャップスペーサは他二固定時影響微小。

ソーススペーサの影響

H/S/SとS/S/S比較（図4）で、ソースSiO₂が読み出し1電流~100倍増大示す。図5でHfO₂ソース時、ソース接合表面空乏領域拡大、トンネル障壁拡大示す。結果、トンネル距離（図6a）大きく、フリンジ電界（図6b）高く、ピーク電界低下しBTBT抑制。BTBTの電界指数依存性からI₁がS/S/Sで顕著に高い理由説明。ゆえに低誘電率ソーススペーサは読み出し1電流最大化に必須。

ドレインスペーサの影響

S_SpacerとG_SpacerをSiO₂固定でD_SpacerをSiO₂からHfO₂へ変更（図7）で書き込み、保持、読み出し電流劇的変化。高誘電率D_Spacerは書き込み「1」時ポテンシャル井戸深化、BTBT駆動強化しI₁増大。保持「0」時高誘電率スペーサがドレインBTBT抑制、再結合誘起保持0電流低減。読み出し「0」ではI₀差主に再結合由来：SiO₂ D_Spacerでは保持「0」中正孔蓄積多く再結合率上昇し読み出し0リーク増大（図9）。したがって高誘電率D_Spacerは読み出しゼロリーク最小化に不可欠。

保持時間

保持は保持中正孔再結合で制限。表2で最適スペーサ（S/S/HまたはS/H/H）は2 s後もI₁/I₀>10⁴維持。保持時間（RT）をI₁/I₀>10³となる最長保持期間と定義。図10で最適スペーサでRT 10 s達成、従来64 msリフレッシュ間隔を大幅超過。先行研究[17–20]比で読み出しゼロ電流2桁低減、保持時間10倍延長、低消費電力高密度メモリ適合性確認。

スケーラビリティ

L_g1、L_g2、L_gap縮小しつつRT>2 s維持でスケーラビリティ評価。表4にS/S/H構成の各寸法性能示す。L_g1 200 nm未満でn型障壁ゲート制御低下しI₁著劣化。L_g2短縮でGate1-Gate2障壁狭まりI₀増大。L_gapはI₁へ影響微小だが20 nm未満でI₀微増。したがって最小実用寸法L_g1=200 nm、L_g2=150 nm、L_gap=20 nm、依然20/18 nmノード1T-1C DRAM超。しかしキャパシタレス、低消費電力、長保持利点が大きフットプリント正当化。今後サブ100 nm DGTFET DRAMスケーリング目指す。

結論

スペーサエンジニアリングがDGTFET DRAM性能に深く影響することを実証。ソース低誘電率スペーサで表面空乏領域拡大し読み出し1電流増大、ドレイン高誘電率スペーサでポテンシャル井戸深化と保持中BTBT制限により読み出しゼロリーク抑制。誘電体スタック最適化でサブピコアンペア読み出しゼロ電流と10秒保持時間達成、先行TFET DRAM超え読み出し比10⁷実現。スケーラビリティ解析で最小実用寸法は最先端1T-1C DRAMより大だが、キャパシタレス、低消費電力、長保持利点からDGTFET DRAMは有望道筋。今後サブ100 nmスケーリングと高密度メモリアレイ統合に注力。

略語

DGTFET:

デュアルゲートトンネル電界効果トランジスタ

DRAM:

ダイナミックランダムアクセスメモリ