NORゲートSRラッチ：デジタルメモリの構築と理解

部品と材料

• 4001クアッドNORゲート（Radio Shackカタログ# 276-2401）
• 8ポジションDIPスイッチ（Radio Shackカタログ# 275-1301）
• 10セグメントバーグラフLED（Radio Shackカタログ# 276-081）
• 6ボルト電池1個
• 10kΩ抵抗2個
• 470Ω抵抗2個
• 100Ω抵抗2個

注意！ 4001 CMOS ICは静電気放電に非常に敏感です。慎重に取り扱ってください。

関連リファレンス

Lessons In Electric Circuits、第4巻、第3章：「ロジックゲート」

Lessons In Electric Circuits、第4巻、第10章：「マルチバイブレータ」

学習目標

• デジタル回路における正帰還の影響を理解する
• SRラッチの「無効」状態を定義する
• レースコンディションとその影響を説明する
• 有効なハイCMOS信号レベルの重要性を認識する

回路図

イラストレーション

手順

4001はCMOSクアッドNORゲートで、ピン割り当ては4011クアッドNANDゲートと同一です。そのピンアウトは以下の通りです：

図示のように2つのNORゲートをクロス接続すると、出力が入力にフィードバックされ、正帰還とヒステリシスが生じます。このフィードバックにより、回路はシンプルなメモリ機能を獲得します：一度セットされると、新しい入力が強制するまでその状態を保持します。

左スイッチをSet、右スイッチをResetとラベル付けします。左LEDがQ出力、右LEDがQ‑notを表します。ハイSetとローResetでQがハイ、Q‑notがローになり（セット状態）。逆にハイResetとローSetでQがロー、Q‑notがハイになり（リセット状態）。両入力がローのとき、ラッチは前の状態を保持します（ラッチ状態）。両入力がハイのとき、出力が同じロジックレベルに強制され、相補要件に違反するため無効状態と呼ばれます。

電源投入時のラッチ動作を観察するには、両スイッチをオフ位置（ロー入力）に設定し、電池リードの1つを外してから急速に再接続しながらLEDを見てください。回路はレースします：各ゲートが相手をハイに駆動しようとし、より速いゲートが勝ち、その状態がラッチされます。固有の非対称性により、電源投入状態は多くの場合一貫していますが、繰り返しサイクルすると時折逆の状態が現れ、レースコンディションの予測不可能性を示します。

レースコンディションは実システムで問題となり得ます。特に、不良または遅いゲートが常にレースに勝つと、安定だが誤った状態を引き起こします。部品を交換するとレースの結果が変わり、追跡困難な微妙なバグを生む可能性があります。

予測不可能な電源投入状態への依存を排除するため、設計者は通常、外部リセットまたはセット機構を使用して、起動時にラッチを既知の状態に強制します。

指示的な改造として、470ΩのLEDドロップ抵抗の一方を100Ωなどのより低い値に置き換えてください。これによりLED輝度が増し、ラッチの状態保持能力に影響を与える負荷非対称性が導入されます。全4通りの入力組み合わせでスイッチを操作すると、両入力がローのときにラッチが2つの状態のいずれかで保持できなくなることがわかります。ハイ側ゲートの出力電圧をボルトメータで測定すると、100Ω負荷側のゲートは、他のNORゲートの入力を駆動するために必要な閾値を下回る弱いハイレベルを生成します。対照的に、470Ω側のゲートはより強いハイレベルを維持し、回路を正常にラッチさせます。

これらの観察は、ロジックプローブとしてボルトメータを使用することが好ましい理由を強調しています：ボルトメータは定量的な電圧読み取りを提供し、シンプルなロジックプローブでは見逃される弱い信号を明らかにします。これは特に、TTLとCMOSなど異なるロジックファミリを混在させる場合に重要で、電圧閾値が大きく異なる可能性があります。