5・6変数カルノー図のマスター：効率的ロジック設計のために

組み合わせロジックが大規模になると、カルノー図のサイズも拡大します。5変数または6変数マップが適切な場合と、そのセルの解釈・グループ化方法を知ることは、FPGAおよびASIC設計でのロジック使用量を劇的に削減できます。

Altera（現Intel傘下）は数千の顧客設計を調査し、典型的なファンインサイズを分析しました。結果は2〜6入力でほぼフラットな分布で、5入力に明確なピークがありました。実践では、ほとんどの回路は6入力以内で、平均設計は5入力に快適に収まります。

Altera独自のデータ（顧客設計ライブラリから抽出）は、ヘテロジニアリティの価値を支持します。ロジックコーンを調べ、LUTベースのノードにマッピングし、各ノードで最適な入力数でソートしたところ、ファンイン分布は2〜6入力でほぼフラットで、5入力にきれいなピークがありました。

以下は古典的な5変数カルノー図です。

5変数Kマップ（反射マップ）

古い反射スタイルでは、マップの上部（6変数マップでは側面も）を完全なグレイコードでラベル付けします。グレイコードはマップ中央でミラー対称になるという、多くの古典テキストで見られる慣習です。より新しく好まれるレイアウトを次に示します。

オーバーレイ版Kマップ

オーバーレイマップは、3ビットアドレスの最上位ビットのみが異なる2つの同一4セル部分配図で構成されます。反射マップとは番号付けが異なります：最上位桁を無視すると、両部分配図に 00, 01, 11, 10 の列が現れます。8ビット列全体はグレイコードではありませんが、2ビットサフィックス 01, 10 はグレイコードです。

5変数マップを実問題に適用しましょう：5ビット2進入力（A=MSB, B, C, D, E）を受け取り、その2進数が素数のときに論理HIGHを出力する回路を設計します。

5ビット範囲の素数は（1, 2, 3, 5, 7, 11, 13, 17, 19, 23, 29, 31）。各対応セルに 1 をマークし、1をグループ化して簡略化式を書きます。

反射マップでは、4セルグループ A'B'E が2つのミラーペアにまたがり、2セルグループ AB'DE が反射ペアとして現れます。オーバーレイマップ使用時は、2半分の鏡像を探します。

Out = A'B'E + B'C'E + A'C DE + A'C D'E + ABCE + AB'DE + A'B'C'D

以下は同じ式のオーバーレイ版です。

2マップを比較すると、アドレッシング方式の違いにより一部セルがシフトします。半分を重ね合わせると、重なりグループが簡略化を導きます。例えば、4セルグループ A'B'E はパターン ABCDE = 00xx1 をカバーし、A, B, Eがそれぞれ0,0,1で固定され、C, Dが変化することを意味します。

6変数カルノー図の例を示します。4つの部分配図を精神的にスタックすることで、Out = C'F' を実装する4セルグループを特定できます。

6変数マップを説明するため、3ビットマグニチュードコンパレータ（等しい、より大きい、より小さいの3出力）を考えます。コンパレータは2つの3ビット入力 A₂A₁A₀ と B₂B₁B₀ を取ります。簡略化のため、A > B 出力のみを解きます。

6変数Kマップ

以下のオーバーレイマップは、3ビットコンパレータの A > B 出力ロジック簡略化を支援します。上部と左側のバイナリアドレスコードは完全な3ビットグレイコードではありませんが、4つの部分配図それぞれの2ビットコードはグレイコードです。

ABC が XYZ を超える場所に 1 をプロット。マップはそれに従って埋められます。

グループ化は以下のガイドラインに従います：

• 16セルグループ 1つ
• 8セルグループ 2つ
• 4セルグループ 4つ

16セルグループ AX' は右下部分配図を占めます。2つの8セルグループは、上部と下部部分配図の同一4セルパターンを重ね合わせて形成。4つの4セルグループがマップに現れ、各々が積項を生成。最終的な積和簡略化は7項を含みます。

1の数を数えると28個。簡略化前ならSOPは6入力の28積項を含みます。Kマップにより、4入力以下の7積項に劇的に圧縮されます。

配線図は省略しますが、3ビットマグニチュードコンパレータ（A > B）を4-TTLロジックファミリ部品で構成する部品表は以下：

• 1 × 7410 トリプル3入力NANDゲート（AX', ABY', BX'Y'）
• 2 × 7420 デュアル4入力NANDゲート（ABCZ', ACY'Z', BCX'Z', CX'Y'Z'）
• 1 × 7430 8入力NANDゲート（最終7項出力用）

復習

• ブール代数、カルノー図、CADはロジック簡略化の必須ツール。
• 最小コスト解は、最少ゲート・最少入力を使用。
• ベン図はブール式を視覚化し、Kマップへ翻訳するのに役立つ。
• Kマップセルはグレイコードで配置され、冗長性を露見させて簡略化を可能にする。
• 積和（SOP）式は通常、ANDゲート群が単一ORゲートに入力する形で実装。
• SOPは、ANDとORをNANDに置き換えることでNAND-NANDロジックで実現可能。
• 和積（POS）は稀だが、マップの0（マックス項）に基づき、ORゲート群が単一ANDゲートに入力する形で実装可能。