積分型（シングルスロープ）ADC：原理、利点、デュアルスロープの代替案

フラッシュADCが速度で優れる一方で、その大量の部品数は多くの設計で障害となります。複雑さを減らす一般的な戦略は、フラッシュADCのDACベースランプをアナログ積分器と精密デジタルカウンタに置き換えることで、シングルスロープまたは積分型ADCと呼ばれるものを実現します。

このアーキテクチャでは、オペアンプ積分器が連続的なノコギリ波形を生成します。アナログ入力をこのランプと高速コンパレータで比較します。コンパレータ出力がトグルする瞬間、積分器電圧が入力と一致したことを示し、経過時間が水晶発振器クロックで駆動されるカウンタによって取得されます。

以下にコアブロック図を示します：

 

 

図ではIGFETベースの放電トランジスタを簡略化しています。実際には、コンパレータがハイになるとクロックに同期したラッチ回路がコンデンサを完全放電させます。

変換中、入力が積分器出力を超える間コンパレータ出力はローです。積分器がコンデンサを線形充電し、カウンタが固定クロックレートでインクリメントします。コンデンサ電圧が入力と等しくなると、コンパレータがハイに反転し、カウンタ値をシフトレジスタにラッチし、IGFETをトリガーしてコンデンサをゼロに放電します。

積分器電圧がゼロに戻ると、コンパレータが再びローに切り替わり、カウンタがクリアされ、次の変換が開始されます。実質的に、シングルスロープADCはデジタルランプADCと同様に振る舞いますが、階段状ではなく滑らかなノコギリ波参照を使用します。

DACを排除したにもかかわらず、シングルスロープアーキテクチャはキャリブレーションドリフトに悩まされます。変換精度が積分器の傾き（-V_ref, R, Cで設定）とカウンタのクロックレートの正確な一致に依存するため、いずれかのパラメータのドリフトが性能を低下させます。デジタルランプADCではクロックが更新時間のみに影響するのに対し、積分とカウントの相互依存により、シングルスロープADCは経年変化と温度変化に対して脆弱です。

しかし、部品数削減とレイアウト簡素化は、低コスト・低消費電力アプリケーションで魅力的です。

 

このADC回路は、コンパレータ基準電圧が「階段状」ではなく滑らかなノコギリ波形である点を除き、デジタルランプADCと非常に似ています。

 

 

デュアルスロープコンバータ

デュアルスロープADCは、2つの積分フェーズを用いてキャリブレーションドリフト問題を解決します。第1フェーズでは、カウンタで測定される固定時間間隔、未知の入力で積分器を充電します。第2フェーズでは、既知の基準電圧で一定レートで積分器を放電し、初期電圧に戻るまでの時間をカウントします。

2つの時間間隔の比が直接デジタル値を与え、積分とカウントが同一サイクル内で行われるため、クロック周波数の変化が相殺されます。クロックが速ければ固定時間フェーズが短くなりますが、放電カウントも速くなるため、最終結果は不変です。

さらに、積分フェーズに内在する平均化効果により、デュアルスロープコンバータは過渡ノイズに対して高い耐性を持ちます。積分ウィンドウで入力を合計することでスパイクやディップが平滑化されるため、デュアルスロープADCはマルチメータやエネルギーメータなどの精密測定機器で一般的です。

まとめると、シングルスロープADCはよりシンプルな設計を提供しますが、デュアルスロープアーキテクチャはより長い変換時間と引き換えに優れた精度とノイズ耐性を提供します。

関連ワークシート：

• アナログ-デジタル変換ワークシート