デルタシグマADC：オーバーサンプリングを活用した高精度アナログ-デジタル変換
デルタシグマ（ΔΣ）アナログ-デジタルコンバータ（ADC）は、連続電圧信号を高分解能デジタルデータに変換する洗練されたデバイス群です。数学と物理学では、ギリシャ大文字Δは差分または変化を、Σは総和を表します。ΔΣアーキテクチャは、積分器出力とゼロボルトの差分を継続的に測定し、結果として得られるバイナリサンプルを総和することで元のアナログ値を復元することで、この関係を利用します。
ΔΣコンバータの核心は、アナログ入力電圧を受け取る積分器です。入力が変化すると、積分器出力が線形にランプし、入力大きさに比例した傾きの電圧を生成します。高速コンパレータがこのランプがグラウンドより上か下かを測定し、「ハイ」または「ロー」の1ビット（1ビットADC）判定を生成します。
コンパレータ出力は、毎クロックパルスでD型フリップフロップに取り込まれます。この格納ビットは、第2のコンパレータを通じて積分器にフィードバックされ、0V/5Vロジックレベルをバイポーラ±V信号に変換します。積分器電圧が正ならフィードバックはゼロ方向に、負なら逆方向に押し戻します。ループは積分器出力がゼロボルトになる点を継続的に探索し、積分器をバランス状態に保ちます。
回路図
図は左側の加算積分器、コンパレータ（1ビットADC）、ビットをラッチするDフリップフロップ、そしてロジックレベルを積分器用の±Vドライブに戻すフィードバックコンパレータを示しています。
出力波形
入力電圧がゼロのとき、積分器にはどちらの方向にもランプするネットドライブがありません。フィードバックループはしたがって、フリップフロップをハイとローの状態間で振動させ、実質的にゼロボルトを探索します。この振動は以下の波形で視覚化できます：
負のアナログ入力を導入すると、積分器のランプが正側に傾きます。フィードバックループは出力ストリームのハイビット比率を増やすことで補償します：
より大きな負入力では、積分器がさらに急峻にランプし、ハイビットの密度がさらに高まります：
フルサンプリング区間全体で、ハイビットの比率が入力電圧の大きさに応じて上昇します：
従来のパラレルバイナリ出力を得るには、シリアルビットストリームを平均化します。多くは、固定クロックパルス数でのハイビット数をカウントするカウンタで行います。結果のカウントがアナログ入力の大きさを直接反映します。
デルタシグマコンバータは頻繁に複数の積分器段やマルチビットコンパレータを採用しますが、核心原理は同じです：オーバーサンプリング。ナイキスト周波数をはるかに超えるレートで入力をサンプリングし、多数の1ビット判定を平均化することで、シングルショット8ビットADCに匹敵または超える実効分解能を達成します——スループットは低下しますが。
まとめると、ΔΣ ADCアーキテクチャは、シンプルな積分器-コンパレータループと巧妙なオーバーサンプリングを組み合わせ、コンパクトで堅牢な設計でアナログ信号の高分解能デジタル表現を提供し、現代の組み込みシステムに適しています。
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