高速レイアウトのヒント
ほとんどの PCB 設計は、正しい検証済みの回路図を手元に用意して開始します。次に、回路図設計を最終的な PCB に変換するという大変な作業を行う必要があります。元の回路設計が慎重に行われたとしても、PCB が機能しないことがよくあります。シミュレーションを使用して回路図が検証されたとしても、設計のシミュレーションでは考慮されていないのは、PCB レイアウトの仕様によって予期しないエラーの原因が設計の実装に挿入される可能性があるということです。これは、より高速なクロック速度に関連する新しい高速コンポーネントをデザインで使用する場合に特に当てはまります。さらに、デバイス間のデータ転送速度も継続的に向上しており、同じ種類のエラー ソースの影響を受けやすくなっています。これらの速度の向上により、PCB レイアウトに固有の小さな静電容量とインダクタンス値が原因で、設計の PCB 実装が失敗する可能性があります。
PCB が機能することを確認することに加えて、放射ノイズの設計許容範囲とそれが寄与する放射ノイズの量に関する追加要件は、最終設計の承認を得るために非常に重要です。そのため、高速信号を含む次の PCB アプリケーションを開発するときは、電磁干渉の問題を軽減するために細心の注意を払う必要があります。
高速信号の例としては、クロック信号や高速通信ポートなどがあります。いくつかの簡単なルールで、次の設計のシグナル インテグリティと電磁干渉レベルを改善できます。複雑な数学的モデルや複雑で高価なシミュレーション ツールは必要ありません。この記事では、高速信号を使用した次の設計を確実に成功させるために従うことができる、これらの単純なルールをいくつか紹介します。
背景
このセクションでは、高速レイアウト エラーの原因と関連する概念について説明し、次のセクションでは、これらのエラーの原因を軽減するための一般的なルールを提供します。
1. 電磁干渉と電磁両立性
電磁干渉は、デバイスの動作に干渉する無線周波数ノイズです。一方、電磁適合性とは、デバイスが放出する電磁干渉のレベルを制限することを指します。すべてのデバイスは、ある程度の電磁干渉を放出すると同時に、ある程度の電磁干渉を吸収します。 PCB 設計者の目標は、両方の量を妥当なレベルまで減らすことです。また、デバイスが放出することを許可されている EMI のレベルについて確立された FCC および CISPR 規格があることにも注意してください。
2. クロック信号
マイクロプロセッサや通信ポートを駆動するために一般的に使用されるクロック信号は、完全な方形波であるべきですが、実際にはそうではありません。実際には、公称クロック周波数とクロック周波数を超える高調波周波数の信号の組み合わせです。そのため、設計で使用されるクロックの周波数と公称クロック周波数を超えるクロック周波数の高調波の両方で EMI を考慮する必要があります。
3. 送電線
より高い周波数では、PCB ボード レベルでも伝送ラインの影響が現れ始めます。信号線の周波数により、信号が関連する PCB トレースのオーダーの波長を持つようになる場合は常に、インピーダンスの不一致による反射を防ぐために、トレースの特性インピーダンスを考慮する必要があります。最も一般的な意味では、PCB 設計者は、トレースが接続しているトランシーバーに関連するトレースのインピーダンスを一致させるために時間を費やす必要があります。マイクロ ストリップ (電源プレーン上の定義された幅のトレース) またはストリップライン (2 つの電源プレーン間の定義された幅のトレース) を使用することは、PCB レベルの伝送ラインのインピーダンスを制御する一般的な方法です。
また、トランシーバーの入力が高インピーダンスであることも一般的です。この場合、接続トレースは、接続先の伝送ラインの特性インピーダンスと一致する方法で終端する必要があります。一般的な終了方法がいくつかありますが、この記事の範囲を超えているため、それらの調査は読者に任せます。
4.クロストーク
2 つのトレースが隣り合って配置されている場合、一方が他方の動作を損なう可能性がある方法で、それらは誘導結合および容量結合 (一般にクロストークと呼ばれます) になります。この種のノイズを除去する最も基本的な方法は、トレースをさらに離すことです。クロストークは、パワー プレーンを使用してクロストーク レベルを抑えることによっても軽減できます。
5. 差動信号
通信経路のノイズに対処するもう 1 つの方法は、差動信号を使用することです。差動信号は、電位が等しく反対です。したがって、2 つのトレースがデバイス間で信号を伝送する役割を果たし、信号の値は、個々のトレースの絶対電位ではなく、2 つのトレースの電位差によって決まります。これにより、差動信号はクロストークの影響を受けず、放射ノイズの影響を受けなくなります。
6.リターンカレントとループエリア
高周波レイアウトを検討する場合、信号のリターン パスも考慮する必要があります。 DC 回路を使用する場合、リターン パスは抵抗が最も低いパスになりますが、AC 信号を考慮すると、リターン パスはインピーダンスが最も低いパスになります。その結果、高周波信号のリターン パスは、その信号のトレースのすぐそばになります。通常、信号トレースがグランド プレーン上に配線されている場合、リターン パスの違いは問題になりませんが、信号トレースの下でグランド プレーンが破損している場合は問題になる可能性があります。その結果、信号のリターン パスが途切れてループになります。ループはより効果的な EMI ラジエーターであり、設計の EMC に悪影響を与えるため、避ける必要があります。
実用的なデザインのヒント
高速信号ノイズの発生源について簡単に説明したので、さらに具体的なレイアウトのヒントについて説明します。
次の高速 PCB 設計に着手する前に、まず設計の全体的な要件を確認する必要があります。よくある質問は次のとおりです。システム内で最も高い周波数はどれくらいですか?設計に必要なノイズ抑制レベルを達成するために、マイクロストリップまたはストリップラインを使用する必要がありますか?あなたの設計における敏感な信号は何ですか? PCB メーカーが要求する最小公差は?デザインの機能グループ間に機密性の高い相互接続はありますか?これらの答えがあれば、ボードのスタックアップと構成の全体像を判断できます。
1.ボードスタックアップ
新しい回路設計の最も基本的な考慮事項の 1 つは、PCB スタックアップです。ガードする敏感な信号がない場合は、標準の 2 層 PCB を使用しても問題ない可能性があります。信号をストリップ ラインとして配線する必要がある場合は、6 層のスタックアップを使用する必要があります。 4 層 PCB も適切な中間オプションです。
もう 1 つの考慮事項は、電源プレーンが互いに非常に接近するようにスタックアップを作成できれば、設計で使用する小さな値のデカップリング コンデンサの必要性を減らすことができるということです。最後に、高速信号のソースとシンクを PCB 上で近くに配置できれば、それらの信号に関連する EMI と EMC の大部分を除去することができます。
2. 電源プレーンとグランド プレーン
高速設計の最も基本的な要件は、完全なグランド プレーンの実装です。また、完全な電源プレーンを含めることも大きなメリットとなりますが、それには 4 層以上のスタックアップに基づく設計が必要です。信号トレースを電源プレーンの非常に近くに配置することにも利点があり、最終設計で使用されるスタックアップにも通知する必要があります。
電源プレーンのパーツを分割する場合、高速信号には抵抗ではなくインピーダンスが最も低い経路をたどるリターン電流があることを覚えておくことも重要です。ソースとシンクの間の高速信号のリターン パスを分断しないように注意してください。グランド プレーンを切断する必要がある場合は、信号トレースをこの切断の上に走らせないようにしてください。その場合は、0 オームの抵抗を使用して信号トレースに沿ってグランド プレーンを再接続することを検討してください。より簡潔に言えば、設計内のグランド プレーンと電源プレーンを可能な限り均一で切れ目のないものとして使用してください。
3. 追加トピック
デカップリング コンデンサは、高周波信号のグランドおよび電源への低インピーダンス パスを作成する上で重要です。一般に、さまざまな周波数範囲で高周波ノイズを抑制するには、さまざまな値のコンデンサを使用する必要があります。コンデンサを配置するときは、保護しているデバイスに最も近い値のコンデンサを配置してから、値の上限をどんどん大きくしていきます。また、デバイスとコンデンサがデカップリングしている電源プレーンの間にコンデンサが配置されていることを確認してください。これにより、デバイスが実際にコンデンサによってデカップリングされていることが保証されます。
その他の一般的なヒントは次のとおりです。
• トレースの角を丸くすると、信号によって放射される EMI のレベルを下げることができます。これは、トレースの急激な変化が静電容量のレベルの上昇につながり、信号の高速反射を引き起こすためです。
• 異なるプレーン上のものを含む信号トレース間のクロストークを最小限に抑えるために、それらが右側で互いに交差していることを確認してください。
• 信号トレースのビアを避けます。ビアはトレースの特性インピーダンスを変化させ、反射を引き起こす可能性があります。また、差動信号トレースでビアを使用する必要がある場合は、ビアを両方のトレースに配置して、両方のトレースで効果が等しくなるようにすることを検討してください。
• ビアの使用によって作成されるスタブを検討してください。従来のビアの代わりにブラインド ビアまたはバー付きビアを使用することを検討してください。
• 分散クロック ソリューションを使用する場合は、遅延を考慮してください。分岐を避け、クロックから接続されたデバイスまでのトレース長を一致させます。多くの場合、クロック ドライバーを使用することをお勧めします。
役立つリソース
• 組み込みアプリケーション システムにおける高速 PCB 設計に関する研究
• 高速 PCB 設計の微分等尺性処理とシミュレーション検証
• 高速 PCB のイメージ プレーンを設計する方法
• シグナル インテグリティに関する高速 PCB 設計の課題とその解決策
• 高速 PCB レイアウトにおける信号反射の抑制方法
• 高速デジタルにおけるシグナル インテグリティ解析と PCB 設計-アナログ混合回路
• PCBCart のフル機能 PCB 製造サービス - 複数の付加価値オプション
• PCBCart の高度な PCB アセンブリ サービス - 1 個から開始
産業技術