先進PCIe高速パスワードカードPCB設計 - 研究と革新

現在、インターネット技術の急速な発展により、電子メール、オンライン決済、個人通信が大規模に適用されています。この背景下で、情報セキュリティは世界中で重要な研究テーマとなっています。PKI（公開鍵基盤）技術は、公開鍵理論と技術を用いてセキュリティサービスを提供。PCIe（Peripheral Component Interface Express）技術は、シリアルデータ伝送とポイントツーポイント相互接続技術を採用する第3世代I/Oバス標準として、高速デバイスで広く採用されています。デジタルシステム設計分野では、比較的高いクロック周波数が信号品質、電源品質、クロストークの観点で問題を引き起こし、従来のPCB設計ではシステム安定性要件を満たせなくなっています。

本稿では、PCIe高速シリアル伝送の利点を活かし、PCIeベースの高速パスワードカードPCB設計スキームを提案します。

全体設計スキーム

Altera設計のCyclone IV GXに属するFPGAチップEP4CGX50CF23C6Nを採用し、PCIe IPハードコアモジュールを統合、4チャネル高速データ伝送パスワードカード設計を実装。チップ1〜4がそれぞれSM1、SM2/SM3、SM4、SSF33アルゴリズムを実行し、パスワードカード初期化、秘密鍵管理、バックアップ・リカバリ、権限管理機能を実現。パスワードカードはPCに適用され、PCIeスロットでマザーボードに接続、PCで制御。FPGA内IPハードコアでPCIeを実装し、PCIeコアとSRAMキャッシュ・制御モジュール間通信を実現。制御センターとしてNios IIがパスワードカードソフトウェア機能を実装。一方、追加パスワードチップが各インターフェースモジュールとパスワードカード間通信を実装。パスワードカードハードウェア構造設計を図1に示します。

高速PCB設計

スタックアップとレイアウト

スタックアップ設計は最も重要な検討事項で、合理的なスタックアップ設計はEMI放射を抑制し、電源プレーンやグランド層の過渡電圧を最小化し、信号と電源の電磁界をシールドします。一般に高速デジタル回路設計では多層基板と複数電源を採用。PCBスタックアップ設計は、回路クロック周波数、PCB製造コスト、ピン密度、製造期間、信頼性等を総合考慮して実施。また、多層基板の層は対称性を維持し、層数は偶数にすべき（非対称スタックは基板反りを引き起こすため）。本設計のパスワードカードはPCIeスロットでPCに接続、基板サイズ形状は固定（高さ約67mm、長さ約174mm）、底面にPCIe X4インターフェースピン配置。高部品密度と太い配線により、PCB層数を6層とし、信号層、電源層、信号層、電源層、グランド層、信号層の配分。この設計は3信号層、1グランド層、2電源層を含み、信号品質に必要な環境を提供。

PCBスタックアップ決定後、部品グループ化とレイアウトを実施。まず、PCB寸法・パターンに従い部品位置をプログラミングし、配線接続、機能分割、部品間のトリミングと美観を考慮。次に、部品電圧グレード別に合理的に配置し、電圧配線を可能な限り短くして電源ノイズ干渉を低減し電源安定性を向上。チップ配置では、補助回路とチップの関係、クロックピン後の水晶発振器配置に注意。高ノイズ部品を水晶発振器周辺に配置せず、駆動部品近くに配置。さらに、各チップ電源・信号ピンの位置と方向を接続配線に基づき調整。パスワードカードの長辺/短辺比が2:1超で、PCIeスロット、装着穴、表示LED位置が固定されているため、固定部品のレイアウトを優先考慮。また、部品とFPGA間の接続線が多数あるため、FPGAを中心に部品レイアウトを実施し、他部品位置を決定。PCB表裏のスペースを効果的に活用し、部品間および部品と位置決め穴間に十分なスペースを確保。

電源設計

高速基板設計では、電源システム設計がシステム全体の成否に直結。電源とグランドから発生するノイズを最小限に抑え、製品信頼性を確保する必要があります。層による電源分配スキーム（層全体の金属で電源分配）を採用し、電源インピーダンスとノイズを低減、信頼性向上。複数電源を扱うため多電源層設計を適用し、公共インピーダンス結合干渉をノイズループとして除去。デカップリングコンデンサ適用で電源品質問題を解決（コンデンサはPCB底面または表面のみ配置可能なため、接続配線を短く太く）。チップ材料に基づき電源ライン通過電流を計算し、リード幅を決定。リードが太いほど大電流対応可能。実験式：W(線幅mm) ≥ L(mm/A) × I(電流A)。

基板上の複数電源は、バックボード経由で電源ボードから1-2種類の電源を取得し、部品必要電力に変換。電源変換アーキテクチャは集中型と分散型の2種類。前者は独立電源から供給し全必要電力に変換、後者は多段階電力変換。集中型は高コスト・大面積の欠点があるため、本設計では分散型を採用。暗号カードは12V、3.3V、5V、2.5V、1.2V、1.8Vの6電源を懸念。PCIeスロットの3.3Vと12V電源から開始し、3.3Vから電圧変換チップで5Vと1.8Vを生成しプラグインとチップ3へ給電。次に12Vを2.5Vに変換しFPGAとチップ4へ給電。最後に2.5Vを1.2Vに変換しFPGAとチップ2へ給電。暗号カード分散電源アーキテクチャを図2に示します。

スルーホール設計

高密度多層PCB設計レイアウトでは、スルーホールで層間信号伝達、層間電気通信を実現。スルーホール位置設計には細心の注意が必要。スルーホールをパッド上に配置せず、1本の配線で接続可能（そうでなければトンブストン、不十分なはんだ等の問題発生）。スルーホールパッドにはソルダーマスクを塗布し距離4mil確保。はんだ付け側チップ部品のパッド中央にスルーホール配置不可。スルーホール位置を図3に示します。

また、スルーホール位置をゴールドフィンガーに近接させないこと。プラグイン側は面取り必要。PCIEスロットへの挿入を可能にするため、プラグイン基板の両側エッジに(1〜1.5)×45°の面取り設計可能。

高速信号配線

配線プロセスでは、接続線を最小化するよう合理的に調整し、クロストークを低減。高速デジタル信号配線では、マルチ電源層配線に近い信号層を電源参照面から遠ざけ、信号電流によるリターンパス生成を防止。

高速回路クロック信号周波数が高いため、ジッター、ドリフト、変形がシステムに大きく影響。高速PCB設計では微小信号波干渉が必要。したがって、クロック分配と配線問題を最優先考慮。高速クロック信号線で配線実施、メインクロック信号線は可能な限り短く、直線的、スルーホールと電源部分を避け、クロックと電源間クロストーク防止。同一PCB上で異周波数複数クロック適用時、異周波数クロック線を平行維持不可。一方、同周波数クロック信号使用の複数部品では、ネットワークをスパイダー型、ツリー型、ブランチ型で分配可能。

高速暗号カードでは、FPGAが基板上水晶発振器から66.66MHzクロック取得、FPGA内部PLLでループし200MHz基本クロック生成（チップ2・3動作クロックインターフェース）。さらに内部分周回路で100MHzクロック提供（Nios IIソフトコアとFPGA内部ハードウェア回路動作クロック）。分周16MHzがチップ2・3動作クロック、20MHzがチップ1・4動作クロック。クロック分配を図4に示します。

PCIeスロットとPC間の高速信号伝送は、高速暗号カードで差動ペア配線により実装し、信号品質問題を回避。一般に差動ペア信号間にグランド線配置せず（差動ペア結合効果破壊のため）。差動ペア配線後、PCB高速信号周辺に銅配置、余剰スペースをグランド線で完全充填し回路EMI能力向上。PCB配線の鍵は差動ペア対称性維持。差動ペア長が不整合ならデータ読書き精度に影響、伝送レート低下。システムデータ読取り有効性を同期間内で確保するため、差動信号遅延差を許容範囲内に維持、配線長を厳密に同一に。したがって、蛇行配線でタイムディレイ調整可能。本設計ではPCがPCIe経由で暗号カードと通信、高速信号送受信を差動ペア信号で実装、PCB配線長を25mil以内に制御。蛇行配線長マッチング図を図5に示します。

参考リソース

• 高品質PCB設計方法
• SMT製造に影響するPCB設計要素
• 組込み応用システムにおける高速PCB設計研究
• 高速PCB設計の差動等長処理とシミュレーション検証
• PCBCartのフル機能PCB製造サービス - 複数の付加価値オプション
• PCBCartの先進PCB実装サービス - 1個から対応