CNTトランジスタスケーリングと統合のブレイクスルー、次世代チップへの道を開く

カーボンナノチューブ（CNT）は、シリコンより遥かに薄い1nm厚ながら卓越した電気伝導性を発揮するため、半導体セクターにとって魅力的です。しかしCNTベースチップは主流デバイスから不在です。障壁は大規模統合とトランジスタスケーラビリティ。我々が共著したScienceとNature Nanotechnologyの最近の論文が、両課題への有望な解決策を提示します。

フットプリント達成がナノスケールを制する

スケーリングが第一のハードル。三次元FinFETシリコンデバイスは7nmゲート長で電力と性能の天井に接近。最新5nmシリコンナノシートトランジスタも高密度・高速化を実現しますが、最終的に独自の限界に達します。

Science論文「40ナノメートルフットプリントにスケールしたカーボンナノチューブトランジスタ」で、ITRS目標である40nmフットプリントを満たす完全なCNTトランジスタを実証—このベンチマークは2015年以来不変。比較すると、最先端商用14nmデバイスでも約90nmのチップ面積を占有します。

CNTの固有1.2nm厚さにより、10nmまでのゲート長が可能で、優れた静電制御とリーク低減を実現。さらにCNTのキャリア移動度はシリコンを上回り、デバイス全体の速度を向上させます。

しかしCNTをソース/ドレインと統合するには新規コンタクト戦略が必要でした。従来の端面接合コンタクトは850°C近い処理温度を要し、チャネル長60-100nm未満を阻害。配線材料をコバルト-モリブデン合金に置き換えることで熱予算を650°Cに低減、10nmチャネル間隔を実現しました。

筆頭著者Qing Cao博士らが、この40nmフットプリント内でCNTトランジスタが現代シリコンデバイスの性能指標を満たすか上回ることを確認。

CNTエレメントがリングオシレータで結実

非理想的プロセス下でも単一高スケールトランジスタが実現可能なことを示し、包括的CNT統合の追求を駆動。過去5年間で、半導体CNT選別、ウェーハ横断自己組織化誘導、金属酸化による劣化に強い堅牢なnチャネルCNT FET製造技術を洗練。

初期段階の破壊的技術では、一つの問題解決が他のデバイス/回路コンポーネントを意図せず妥協させるトレードオフが歴史的にナノテクノロジーデモ—CNTを含む—を低統合レベルに制約し、実用性への懸念を生んできました。

Nature Nanotechnology論文「溶液プロセス自己組織化カーボンナノチューブによる高速ロジック集積回路」がブレイクスルーを実証：必要全コンポーネントを完全機能するCMOSリングオシレータに組み立て、ロジック技術の広く用いられるベンチマークで初のナノテクノロジーデモが1GHz閾値超え。

Jianshi Tang博士らが、確立された精製・配置技術（溶液中の孤立した「ペンネパスタ」CNTとして可視化）に、画期的追加要素—サイドウォール酸化物でn-FETチャネルを製造全工程で保護—を統合。この改良で歩留まりが3倍になり、リングオシレータ全要素が確実に動作。

記載の5段CMOSリングオシレータ—業界標準1V動作—は、控えめなCNT密度（チャネル可視CNTわずか6本）にもかかわらず、段スイッチング周波数2.8GHz（355ps）を達成。適切にスケールしたデバイスでCNT密度100本/μm超に外挿すれば、サブピコ秒段遅延が予測され、現在のシリコン技術を大きく凌駕します。

論文で述べる通り：

CMOSリングオシレータが技術成熟度を直接反映するため、この有望材料を実用技術へ移行させる重要課題が活発に解決されていることの、長く待たれた証明となります。