デュアルゲートTFET技術を用いたキャパシタレス1T DRAMのプログラミング最適化

背景

ダイナミック・ランダム・アクセス・メモリ（DRAM）はモバイルとコンピューティングシステムの必須コンポーネントとなった [1–3]。しかし、デバイス幾何が縮小するにつれ、従来1T‑1C DRAMセルのキャパシタがデバイス面積の大きな割合を占め、更なるスケーリングを妨げる。有望な代替はフローティングゲートトランジスタに依存するキャパシタレス1T DRAM。高密度パッケージングを実現可能 [4] だが、読み出し時の電荷輸送が熱電子放出に依存するため温度依存的読み出し電流に悩まされ、サブスレッショルドスイングが60 mV/dec超、リーク増大 [5–9]。

TFETはバンド間トンネリング（BTBT）で伝導し、60 mV/dec未満SS、超低オフ状態リーク、弱い温度依存性 [10–14] を提供。高I_on/I_off比でDRAMセル中核トランジスタとして魅力的 [15]。デュアルゲートTFET（DG‑TFET）DRAMが提案され、書き込みでゲート2下ドレイン側BTBTで電荷蓄積、読み出しでゲート1下ソース側BTBTで電流抽出 [16–18]。先行研究で64 ms超RTと温度感度低減実証も、非理想的プログラミング条件で読み出し1/読み出し0電流比が最適未満。

したがって、Silvaco‑Atlasシミュレーションを活用し、書き込み、保持、読み出し段階の最適バイアスを特定するDG‑TFET DRAMの詳細プログラミング最適化ガイドラインを提示。最適条件で読み出し1/読み出し0電流比10⁷、RT 2秒超、読み出し0電流と全消費電力を大幅低減達成。

実験方法

検討DG‑TFET構造を図1に示す。ソース（P⁺）とドレイン（N⁺）ドーピング濃度1 × 10²⁰ cm⁻³。本質チャネルをゲート1（N⁺ポリシリコン）とゲート2（P⁺ポリシリコン）に50 nmギャップで分割。ゲート2は正孔蓄積用深い物理ウェル形成、ゲート1は読み出し促進のため低正孔濃度アンダーラップ領域確保。デバイスパラメータ：バルクSi厚20 nm；ゲート1長400 nm；ゲート2長200 nm；ゲート酸化膜厚3 nm。

DG‑TFET DRAMセルの概略図。ソースP⁺、ドレインN⁺、ゲート1 N⁺ポリシリコン、ゲート2 P⁺ポリシリコン。

シミュレーションはSilvaco‑Atlas、Non‑Local BTBTモデル [19] と実験データ較正パラメータ [20] を使用。ショックリー・リード・ホール再結合、フェルミ統計、電界依存移動度も包含。電子・正孔寿命100 ns、デフォルト温度300 K設定。

結果と考察

書き込み動作

書き込み1動作時、ゲート2に負バイアス印加でゲート下チャネルバンド上昇、チャネルとドレイン間BTBT障壁狭小化。電子がドレインへトンネリングし、ゲート2下チャネル完全空乏化、生成正孔捕獲の深いポテンシャルウェル残存。続く書き込み0でゲート2に正バイアス、蓄積正孔がドレイン側で再結合。最適負バイアス絶対値は書き込み1で–1.3 V、書き込み0で+1.3 V、より高電圧ではBTBT飽和し正孔蓄積更なる改善なし。

書き込み後のチャネル表面正孔濃度。実線：書き込み1；破線：書き込み0。

保持動作

書き込み後、ゲート2に小さな負バイアス（–0.2 V）で保持し、ポテンシャルウェル深化し保持1間の正孔再結合抑制。保持0で負バイアス印加するとドレイン近傍トンネル障壁意図せず低下、再結合加速し0状態劣化。したがって–0.2 Vが両状態の最適保持バイアス。

保持後の再結合率。（a）0 V；（b）–0.5 V。（c）エネルギーバンド図；（d）保持0後の正孔濃度。

読み出し動作

読み出しはドレインバイアス1 Vで実行。ゲート1を+1 V固定しソース側BTBT最大化、読み出し1電流向上。ゲート2を+0.8 Vに調整：この電圧で保持0動作時ゲート2下チャネル十分空乏化維持、ドレインへ電子流抑制し読み出し0電流低減、同時に読み出し1時効率的トンネリング許容。結果読み出し1/読み出し0電流比10⁷達成。

読み出し0後のエネルギーバンド図（a）と総電流密度（b）。最適ゲート2電圧+0.8 V。

過渡応答

最適バイアス（書き込み1：–1.3 V、書き込み0：+1.3 V、保持：–0.2 V、読み出し1：ゲート1 = +1 V、ゲート2 = +0.8 V）で過渡シミュレーション（書き込み/保持/読み出し：50 ns/100 ns/50 ns）実施、読み出し1/読み出し0電流比10⁷（図9a）。保持時間10秒後でも比10超維持（図9b）。RT 2秒超、先行報告超越、読み出し0電流顕著低減で動的電力削減。

(a) 書き込み/保持/読み出し時過渡ドレイン電流。(b) 保持時間に対する読み出し1と読み出し0電流。

結論

Silvaco‑Atlasシミュレーションで検証されたデュアルゲートTFETキャパシタレス1T DRAMの包括的プログラミング最適化プロトコルを確立。最適バイアススキーム–書き込み1：–1.3 V、書き込み0：+1.3 V、保持：–0.2 V、読み出し1：ゲート1 = +1 V、ゲート2 = +0.8 V–で読み出し1/読み出し0電流比10⁷、RT 2秒超達成。超低読み出し0電流が消費電力とリフレッシュオーバーヘッドを大幅削減、DG‑TFET DRAMを次世代低消費電力高密度メモリの有力候補に位置づける。