双側ゲート制御S/D対称TFETの最適化：構造パラメータと双方向性能

要旨

本論文では、双側ゲート制御されたソース/ドレイン（S/D）対称で相互交換可能な双方向トンネル電界効果トランジスタ（B-TFET）を提案します。これは、従来の非対称TFETと比較して、双方向スイッチング特性とCMOS集積回路との互換性という利点を示します。N⁺領域とP⁺領域のドーピング濃度、N⁺領域の長さ、真性領域の長さなどの構造パラメータが、伝達特性、I_on–I_off比、サブスレッショルドスイング（SS）などのデバイス性能および内部メカニズムに与える影響について詳細に議論し、説明します。

はじめに

消費電力は集積回路産業の主要な問題の一つです。デバイスがオン状態で動作する場合、その伝導電流は一定の臨界値に達する必要があります。電流が臨界値に達したときのゲート電圧を閾値電圧と定義します。デバイスがオフ状態にあるとき、対応するゲート電圧は臨界オン状態とは異なる値でなければならず、これはしばしばオフ状態電圧と呼ばれます。サブスレッショルドスイング（SS）の概念は、オフ状態と臨界オン状態の間で動作するデバイスに適用され、電流が1桁増加するときのゲート電圧の変化に等しいです。デバイスが適切に設計されており、臨界オン状態電流値、閾値電圧、オフ状態電圧が決定されている場合、より小さなSSはサブスレッショルド領域でのより強い電流変化、オフ状態でのより小さな静的電流、より低い静的消費電力に対応します。集積回路の基本単位として広く使用されている金属酸化膜半導体電界効果トランジスタ（MOSFET）のSSは、デバイス動作時の電流生成の物理メカニズムによって制限され、60 mV/decの限界値を下回ることはできません。この制限を突破するため、近年シリコンベースの技術に基づくトンネル電界効果トランジスタ（PINまたはNIP TFET）が提案されてきました。従来のTFETは、p型とn型半導体材料の間に低ドーピングの真性半導体層を追加することで形成されます。MOSFETと比較して、TFETは高感度と低静的消費電力という利点を持ちます[1]。TFETは、従来のMOSFETのように障壁上の熱電子放出を変調するのではなく、障壁を通過する量子トンネリングを変調することでスイッチングします。したがって、TFETは室温でMOSFETのSSを60 mV/dec（正確には300 Kで63 mV/dec）に制限するキャリアの熱的マクスウェル・ボルツマン分布の裾野によって制限されません[2]。この概念は、IBMで働いていたChangらによって提案されました[3]。初めて、IBMのJoerg Appenzellerとその同僚たちは、TFETのSSが60 mV/dec未満になり得ることを実証しました[4]。TFETはエネルギー効率の良い電子スイッチとして使用でき、MOSFETのボトルネックを突破し、IC消費電力を大幅に削減します。製造プロセスはMOSFETと互換性があり、次世代集積回路の基本単位としてMOSFETトランジスタに取って代わる可能性が高いです。したがって、近年TFETはホットトピックとなっています[5, 6]。SS、順方向伝導電流、逆方向リーク電流の観点からTFET性能を向上させるため、デバイスの構造設計と最適化に関する多くの研究が行われてきました。これらは主にデバイスチャネルとゲート電極の構造形状の改善[7-12]、異なる仕事関数を持つゲート誘電体材料の特性分析と構造最適化[13-15]、異なる誘電率を持つゲート誘電体[15-20]に焦点を当てています。デバイス物理学において、ダブルゲート構造TFET[21-27]と周囲ゲート構造TFET[28-33]の解析的モデリングも広範に行われてきました。シリコンベースTFETのMOSFETに対する欠点の一つは、順方向電流が小さいことです。順方向電流の大きさは、トンネリング電流生成の効率によって決まります。トンネリング電流生成効率は、バンドツーバンドトンネリング電流を生成する領域での価電子帯と伝導帯のバンドギャップを減らすか、トンネリング領域の厚さを減らすことで向上できます。したがって、材料工学において、狭帯域ギャップ半導体材料とヘテロ接合トンネル構造に基づくTFETデバイスが広範に開発されてきました[34-38]。また、二次元材料を超薄膜トンネル層としてTFETに導入する研究も広範に研究されています[39-44]。さらに、TFETの信頼性に関する報告もあります。例えば、ソースドーピングがトンネリングバンドギャップインターリービングに与える影響[45]、トラップ支援トンネリングがTFETのサブスレッショルド特性に与える影響[46]、ランダムドーピングがデバイス性能摂動に与える影響[47]などです。しかし、現在の研究成果は主に単一TFETの基本動作特性と動作原理を対象としており、TFETの研究開発の最も重要な根本目的は、より低消費電力の基本構造単位を提供し、既存のMOSFET構造を置き換えることです。この根本的な目標を達成するには、特定の回路に組み込んでMOSFET技術との互換性を検証する必要があります。現在、TFETデバイスに基づく回路設計戦略の研究が徐々に行われています。例えば、アナログ・混合信号回路[48-50]、デジタル論理回路[50, 51]、電力管理回路設計[52]などです。MOSFETとTFETに基づくハイブリッド回路の設計に関する研究もあります[53]。しかし、ソース領域とドレイン領域のドーピングタイプが互いに相反するため、ソース/ドレイン領域の非対称性が生じます。この非対称構造により、ソース/ドレイン対称性を持つMOSFETを完全に置き換えることは不可能です。

n型TFETを例に取ります。p型不純物側をソース領域として使用し、もう一方のn型不純物側をドレイン領域として使用します。デバイス動作時、ドレイン領域からソース領域へ正の電位差を印加する必要があります。ソース電極とドレイン電極を入れ替える、すなわちp型不純物領域をn型不純物領域よりも高い電位に設定すると、p型不純物領域とn型不純物領域によって形成されるPN接合が常に順バイアス状態になり、ゲート電極の制御機能が失われ、TFETはほぼ常にオン状態となりオフにできません。つまり、TFETのスイッチ機能が失われます。言い換えれば、トランジスタの双方向スイッチング特性を使用して正常に動作しなければならない回路機能モジュール（伝送ゲートなど）は、ソースとドレインの非対称構造を持つ従来のTFETでは実現が困難です。これらの問題を解決するため、ソース/ドレイン対称で相互交換可能な双方向TFET（B-TFET）を提案しました[54]。これは、従来の非対称TFETと比較して、双方向スイッチング特性とCMOS集積回路との互換性という利点を示します。本論文では、平面チャネルを持つ改良型双側ゲート制御B-TFETを提案します。N⁺領域とP⁺領域のドーピング濃度、N⁺領域の長さ、真性領域の長さなどの主要構造パラメータが、伝達特性、I_on–I_off比、サブスレッショルドスイングなどのデバイス性能に与える影響を物理分析に基づいて詳細に説明し、これらの主要構造パラメータを最適化します。

手法

図1aは、平面チャネルを持つ双側ゲート制御N型B-TFETの概略上面図を示します。図1bは、双側ゲート制御N型B-TFETの断面図を示します。従来のTFETとは異なり、提案するB-TFETは完全に対称であり、シリコンボディの両側にソース/ドレイン相互交換可能なP⁺ドープ領域が配置され、ゲート電極がシリコンボディの両側に配置されています。デバイス構造全体が対称です。N⁺ドープ領域はシリコンボディの中央部分にあります。LとWは提案デバイスの全長と全幅です。L_iは真性領域の長さ、L_N+はN⁺領域の長さ、L_S/DとW_S/DはP⁺ソース/ドレイン相互交換領域の長さと幅、Tはシリコンボディ厚、t_oxはゲート酸化膜厚、t_iはS/D領域とゲート酸化膜の間の真性トンネル領域の厚さです。

a 平面チャネルを持つ双側ゲート制御N型B-TFETの概略上面図。b 双側ゲート制御N型B-TFETの断面図

本論文では、フェルミ統計モデル、CVT移動度モデル、オーゲ再結合モデル、バンドギャップ狭小化モデル、標準バンドツーバンドトンネリングモデルなど、すべての物理モデルをオンにしています。本論文で使用するデバイスのすべてのパラメータを表1に示します。

結果と考察

図2a, bは、異なるN_D（10¹⁸–10²¹ cm⁻³）における伝達特性、I_on–I_off比、平均SSを示します。図2aでは、N_Dが逆バイアスドレイン-ソースリーク電流の強度に影響を与えます。ドーピング濃度の増加に伴い、リーク電流は大幅に抑制され、順方向電流はほとんど変化しません。図2bでは、SSとI_on–I_off比もN_Dの影響を受けます。ドーピング濃度の増加に伴い、逆リーク電流が大幅に抑制されるため、静的動作点での電流が減少し、平均SSも減少します。順方向電流は逆リークほど影響を受けないため、I_on–I_off比はドーピング濃度の増加とともに増加します。図2c, dは、N_D = 10¹⁹ cm⁻³と10²¹ cm⁻³における提案B-TFETの2次元ポテンシャル分布を示します。ゲート電極が逆バイアスされると、順バイアスされたドレイン電極と逆バイアスされたゲート電極の間に強い電界が生成され、ドレイン領域付近で強いバンドツーバンドトンネリングが生じます。生成された電子-正孔対のうち、電子は直接ドレイン電極から流出しますが、価電子帯正孔はN⁺領域を通り、その後ソース側の真性領域を経てソース電極から放出され、連続的なリーク電流を形成します。リーク電流を最小化するには、バンドツーバンドトンネリングによって生成された正孔がN⁺領域から流出するのを効果的にブロックする必要があります。低濃度のN⁺領域と比較して、高濃度のN⁺領域はP⁺領域とN⁺領域の間により大きな電位差を形成します。すなわち、真性領域とN⁺領域の境界での電位値は、N⁺領域の高濃度化に伴い増加します。これは、高濃度N⁺領域がソースとドレイン間により大きな電子濃度差を生み出すためです。すると、より多くの電子がN⁺領域からN⁺領域両側の真性領域へ拡散し、電離後のN⁺領域の正電荷量（主にドナー）が増加し、結果としてP⁺領域とN⁺領域の電位差が増加します。まさに、高ドーピング濃度のN⁺領域が電離後にソース側とドレイン側の両方よりも高い電位を持つため、ドレイン領域付近でバンドツーバンドトンネリングによって生成された正孔をより効果的にブロックでき、リーク電流をより効果的に減少させます。

a I_ds–V_gs伝達特性とb 異なるN_Dにおける提案B-TFETのSSとI_on–I_off比の変化；逆バイアス時の2次元ポテンシャル分布でc N_D = 10¹⁹ cm⁻³、d N_D = 10²¹ cm⁻³

N⁺領域のドーピング濃度に加えて、逆バイアスリーク電流に大きく影響するN⁺領域のもう一つの重要なパラメータは、N⁺領域の長さです。図3a, bは、異なるL_N+における提案B-TFETのI_ds–V_gs伝達特性を示します。逆バイアスリーク電流は、L_N+の増加とともに大幅に減少します。図2bが示すように、サブスレッショルドスイングとI_on–I_off比もL_N+の影響を受けます。L_N+の増加に伴い、逆リーク電流が大幅に抑制されるため、静的動作点での電流と平均SSも減少します。順方向電流は逆リークほど影響を受けず、I_on–I_off比はL_N+の増加とともに増加します。図3c, dは、L_N+ = 2 nmと80 nmにおける提案B-TFETの2次元正孔濃度分布を示します。L_N+ = 2 nmのとき、N⁺領域の最小正孔濃度は10¹⁷ cm⁻³より大きいのに対し、L_N+ = 80 nmのときは10¹⁴ cm⁻³未満です。N⁺領域の長さの増加は、正孔がN⁺領域を通過するのを防ぐ能力を高めます。N⁺領域における非平衡少数キャリアとして、N⁺領域が長くなると、正孔がN⁺領域を通過する前に電子と再結合する量が増えるため、N⁺領域の長さの増加は連続的な逆バイアスリーク電流の形成を防ぎます。平均SSは40.2 mV/decまで減少し、I_on–I_off比は10¹⁰を超えることができます。

a I_ds–V_gs特性；b 異なるL_N+における提案B-TFETのSSとI_on–I_off比の変化；逆バイアス時の2次元正孔濃度分布でL_N+ = c 2 nm、d 80 nm

図4a, bは、異なるL_iにおける提案B-TFETのI_ds–V_gs伝達特性とSSおよびI_on–I_off比の変化をそれぞれ示します。順方向電流はL_iの増加とともに減少します。これは、真性領域の抵抗がその長さに比例するためです。したがって、順方向電流を最大化するには、真性領域の長さを最小化すべきです。しかし、真性領域の長さの減少は、ソースP⁺領域とN⁺領域の間の真性領域における電界を強化するため、この領域付近のバンド曲がりがドレイン電極付近の真性領域よりも大きくなり、より多くの逆バイアスリーク電流を誘発します。図4c, dは、L_i = 4 nmと100 nmにおける提案B-TFETの2次元逆バイアスポテンシャル分布を示します。最短L_i（4 nm）の場合、ソース電極付近のソースP⁺領域とN⁺領域の間の真性領域における電界は、ドレイン電極付近のドレインP⁺領域とN⁺領域の間の真性領域における電界よりもはるかに強くなります。すると、リーク電流はゲート電圧の変化にほぼ依存せず、ほぼ一定のままです。図4bは、L_iの最適値範囲が約7–10 nmであり、ここでSSが41 mV/decの谷値まで減少し、I_on–I_off比がほぼ10⁸の最大値まで増加することを示しています。

a 異なるL_iにおけるB-TFETのI_ds–V_gs特性とb SSとI_on–I_off比の変化；提案B-TFETの2次元逆バイアスポテンシャル分布でL_i = c 20 nm、d 100 nm

図5a, bは、異なるN_Aにおける提案B-TFETのI_ds–V_gs伝達特性とSSおよびI_on–I_off比の変化を示します。図5aは、P⁺ドープ領域の濃度を増加させることで、より小さなSSとより大きな順方向電流が得られることを示しています。逆バイアスリーク電流はN_Aの変化によって明確には影響を受けませんが、順方向電流はN_Aの増加とともに増加します。図5bでは、SSとI_on–I_off比の両方がN_Aの増加によって改善されます。図5c, dは、N_A = 10¹⁹ cm⁻³と10²¹ cm⁻³における提案B-TFETの2次元電界分布を示します。N_Aの増加は真性トンネル領域の電界を強化し、それによりバンドツーバンドトンネリングを通じてより多くの電子-正孔対が生成され、提案B-TFETの順方向電流が強化されます。

a 異なるN_Aにおける提案B-TFETのI_ds–V_gs伝達特性、b SSとI_on–I_off比の変化。提案B-TFETの2次元逆バイアス電界分布でN_A = c 10¹⁹ cm⁻³、d 10²¹ cm⁻³

以上の議論によれば、N_DとN_Aの両方を可能な限り最大値に設定すべきです。L_iの最適値範囲は7–10 nmです。しかし、静的消費電力とL_N+の間にはトレードオフがあります。図6は、異なるL_N+における最適化B-TFETのI_ds–V_ds伝達特性を示します。L_N+は、異なる静的消費電力設計要件に応じて選択できます。妥協案として、I_on–I_off比が10⁸以上であることを保証するため、L_N+は20 nm以上とすることを推奨します。オン電流は約6 × 10⁻⁶ Aまで増加し、SSは38 mV/decまで減少します。

異なるL_N+における最適化B-TFETのI_ds–V_ds伝達特性

結論

本論文では、双側ゲート制御S/D対称で相互交換可能な双方向トンネル電界効果トランジスタの構造パラメータと内部メカニズムの影響を分析しました。N⁺領域の濃度と長さ、P⁺領域とN⁺領域の間の真性領域の長さ、P⁺領域の濃度などの主要パラメータの影響について詳細に議論しました。従来のTFETと比較して、B-TFETは逆バイアスリーク電流に対する強い耐性という利点を持ちます。その結果、より低い平均SSとより高いI_on–I_off比などの良好な性能が得られます。さらに、構造対称性とソース/ドレイン相互交換可能な双方向スイッチング特性により、CMOS回路との互換性がより高くなります。

データと材料の利用可能性

我々は、「競合利益」の下で、我々自身および共著者のためにデータと材料の利用可能性に関する声明を含めました。利用可能なすべてのデータと材料はオリジナルの作業です。すべてのデータは、追加のデータと補足資料なしで原稿に明確に提供されています。

略語

L:

提案デバイスの全長

W:

提案デバイスの全幅

L_i:

真性領域の長さ

L_N+:

N⁺領域の長さ

L_S/D:

P⁺ソース/ドレイン相互交換領域の長さ

W_S/D:

P⁺ソース/ドレイン相互交換領域の幅

T:

シリコンボディ厚

t_ox:

ゲート酸化膜厚

t_i:

S/D領域とゲート酸化膜の間の真性トンネル領域の厚さ

MOSFET:

金属酸化膜半導体電界効果トランジスタ

TFET:

トンネル電界効果トランジスタ