段差チャネル厚設計がDG TFET効率を向上：シミュレーション研究

要旨

ダブルゲートトンネルFET（DG TFET）は、リーク電流とサブスレッショルドスイング（SS）の限界を拡張すると期待される。しかし、対称的なソース/ドレイン構造によるアンビポーラ挙動にも悩まされている。アンビポーラ電流を克服するには、ソースとドレインの間に非対称性を導入する必要がある。本論文では、2Dシミュレーションを用いて段差チャネル厚（SC）TFETの性能を調査した。段差チャネル厚によってソースとドレインの非対称性を導入し、アンビポーラ挙動の緩和を期待した。結果、SC TFETは従来のDG TFETと比較してアンビポーラ電流が大幅に減少した。SC TFETのメカニズムを徹底的に議論し、物理的洞察を探求した。構造パラメータがオン電圧、サブスレッショルドスイング、オン状態およびアンビポーラ状態のドレイン電流に与える影響も示し、最適構造を決定した。

背景

極限スケーリングプロセスが継続する中、従来のMOSFETを用いたCMOS技術は、リーク電流の増大やサブスレッショルドスイング（SS）の悪化など、様々な課題に直面している[1-5]。バンドツーバンドトンネリング（BTBT）メカニズムを利用するトンネルFET（TFET）は、リーク電流とSSの限界を拡張すると期待される[6-8]。シリコンベースTFETは高信頼性と低コストという利点を持つ。しかし、従来のシリコンベースTFETは、制約されたBTBT率のため、MOSFETと比較して相対的に低いオン電流を示す[9-11]。シリコンベースTFETの潜在能力を開発するため、オン状態電流を向上させる様々な新規TFET構造が最近提案されている。ダブルゲートTFET（DG TFET）はBTBT率を改善し、オン電流を向上させる[12-14]。しかし、BTBT率の改善がアンビポーラ状態でも活性化されるため、DG TFETのアンビポーラ電流も増加する[15]。アンビポーラ電流をさらに克服するには、ソースとドレインの間に非対称性を導入しなければならない[16]。ゲート・ドレインアンダーラップとドレイン低濃度ドーピングは、アンビポーラ問題を緩和する一般的な手法である[17-19]。しかし、ゲート・ドレインアンダーラップにはより大きなS/D距離が必要であり、ドレイン低濃度ドーピングはシリーズ抵抗を増加させる[15]。先行研究では、ドレインアンダーラップを持つTFETのアンビポーラ効果が、低kスペーサーの使用とトップ/ボトムコンタクト配置によってさらに緩和できることが示されており[15]、複合非対称戦略がTFET性能向上に有意義であることを示唆している。我々の先行研究では、非対称フィン幅を持つFinFETがFinFET性能を改善することを実証した[20]。また、チャネル厚t_siがDG TFETのBTBT率に大きな影響を与えることも知られている[21]；したがって、ソース厚とドレイン厚の非対称性がアンビポーラ電流をさらに緩和する可能性があり、徹底的な研究が必要である。

本論文では、段差チャネル厚を持つDG TFET（SC TFET）の様々な性能を調査し、段差チャネル厚によってソースとドレインの非対称性を導入することでアンビポーラ電流の低減を期待する。本論文の構成は以下の通り：第2節でデバイス構造とシミュレーション設定を提示。第3節でSC TFETのメカニズムを徹底議論。構造パラメータが伝達曲線、オン電圧（V_onset）、平均SS、オン/アンビポーラ状態のドレイン電流に与える影響についても詳細に議論。最後に第4節で知見を総括する。

構造とシミュレーション

本論文で検討するSC TFETの概略図を図1aに示す。ソース領域付近のチャネル厚はドレイン領域付近のチャネル厚と等しくない。チャネル厚はチャネル領域のある地点で段階的に変化する。段差の高さと位置をそれぞれHとL_sで表す。t_si1とt_si2はそれぞれソース領域付近とドレイン領域付近のチャネル厚である。シミュレーションでは有効酸化膜厚（EOT）を1 nmとする。ソース領域は高濃度p型（10²⁰ atoms/cm³）、ドレイン領域は高濃度n型（10²⁰ atoms/cm³）にドープしシリーズ抵抗を低減[15]、チャネル領域は低濃度n型（10¹⁷ atoms/cm³）にドープする。様々なチャネル厚設定でのオン電圧を分析するため、金属ゲートの仕事関数を4.5 eVに固定し、ゲート長をチャネル長L_chと等しく50 nmに設定[22-25]。シミュレーションはSentaurus TCADリリースI-2013.12[26,27]を用いて実施。ドーピング依存モデルと電界依存移動度モデルにはそれぞれPhilips統一移動度モデルとLombardi移動度モデルを採用。フェルミ・ディラック統計、ショックリー・リード・ホールおよびオーゲ再結合モデルも使用。高濃度ドープソース/ドレイン領域を考慮し、バンドギャップ狭小化モデルを有効化。Wentzel-Kramer-Brillouin（WKB）近似に基づく非局所BTBTモデルを[28]の実験結果で調整し、密度勾配量子化モデルとともに有効化して精密なシミュレーションを実現[29,30]。オン電圧はサブスレッショルドスイングが最大となるゲート電圧と定義。平均SSはオフ状態電流からI_d = 10⁻¹¹ A/μmまでで抽出。

結果と考察

伝達曲線とメカニズム

図1bにSC TFETと従来DG TFETの対数および線形スケールでの伝達曲線を示す。オン状態、オフ状態、アンビポーラ状態を図1bにマークした。TFETでは、より高いオン状態電流とより低いアンビポーラ状態電流が常に望まれ、V_onsetとSSが低く、オフ状態が広い電圧範囲を持つことが要求される。図1bより、チャネル厚10 nmの従来DG TFETのV_onsetは、20 nmのものより低い。抽出されたV_onsetはt_si = 10 nmで0.04 V、平均SSは44.8 mV/dec。t_si = 20 nmではV_onset = 0.1 V、平均SS = 50.6 mV/dec。t_si = 10 nmの従来DG TFETのドレイン電流は、t_si = 20 nmのものと比較して94.7%向上。このドレイン電流向上の主因はSSとV_onsetの低減である。しかし、t_si = 10 nmの従来DG TFETのオフ状態範囲はわずか0.17 V。一方、t_si = 20 nmでは0.45 Vのオフ状態範囲を示す。結果として、t_si = 20 nmの従来DG TFETのアンビポーラ状態電流は、t_si = 10 nmのものと比較して3桁減少する。

公正な比較のため、SC TFETのt_si1とt_si2を上記従来DG TFETのチャネル厚と等しく設定。SC TFETの狭いチャネル厚t_si1 = 10 nm、広いチャネル厚t_si2 = 20 nm。段差位置をチャネル中央と仮定し、L_s = 25 nmとする。SC TFETは、オン状態での高いドレイン電流と広いオフ状態範囲という有望な特性を示す。SC TFETのオン状態ドレイン電流はt_si = 10 nmの従来DG TFETと類似し、平均SS = 45.8 mV/dec、V_onset = 0.03 V。しかし、SC TFETのオフ状態範囲はt_si = 10 nmの従来DG TFET比で123.5%改善し、アンビポーラ状態電流も3桁減少。結果として、SC TFETのオン状態特性は狭チャネル厚の従来DG TFETと類似し、オフ/アンビポーラ曲線は広チャネル厚の従来DG TFETとほぼ平行となる。したがって、SC TFETは低SS、低減V_onset、広いオフ状態範囲を同時に達成できる。

SC TFETの物理的メカニズムを探求するため、オン状態、オン電圧付近、アンビポーラ状態でのBTBT率とエネルギーバンド図を比較する。図2aにSC TFETと従来DG TFETのBTBT率を示す。BTBT率がチャネル厚に強く依存することが分かる。実際、チャネル厚とBTBT電流I_BTBTの関係は以下で表せる[31]：

$$ I_{BTBT} \propto \exp \left(-\frac{4\lambda \sqrt{2m^{*} E_g^{2/3}}}{3\hbar(\Delta \Phi + E_g)}\right) $$ (1)

ここで、λ = (ε_sit_sit_ox/2ε_ox)^1/2は自然長、ε_siとε_oxはそれぞれシリコンと酸化膜の誘電率、t_oxは酸化膜厚。ΔΦはトンネリングが起こり得るエネルギー範囲、E_gはトンネル接合でのバンドギャップ、m*はトンネル質量。式(1)は、t_siが減少するにつれI_BTBTが増加することを示す。したがって、t_si = 10 nmの従来DG TFETのBTBT率は、t_si = 20 nmのものより大きくなるはず。SC TFETはt_si = 10 nmの従来DG TFETと類似したBTBT率分布を示す。これはオン状態ではBTBTが主にソース接合付近で発生するため、ソース接合付近のチャネル厚がオン状態BTBT率を決定するためである。図2bにエネルギーバンド図を示す。BTBT率は根本的にトンネル距離に関連するため、トンネル距離を明確に示すエネルギーバンド図がBTBT率変化の起源を説明する。図2bでは、SC TFETの最小トンネル距離はソース接合付近に位置し、t_si = 10 nmの従来DG TFETとほぼ等しい。t_si = 20 nmの従来DG TFETの最小トンネル距離は著しく広く、そのためBTBT率がSC TFETおよび薄チャネルの従来DG TFETと比較して減少する。

図3aにゲート電圧ゼロ、オン電圧付近でのBTBT率を示す。SC TFETが最も高いBTBT率を示し、次いでt_si = 10 nmの従来DG TFET、t_si = 20 nmが最低。図3bに対応するエネルギーバンド図を示す。価帯から伝導帯への最小距離の位置がチャネル領域中央にあることが分かる。また、広チャネル厚の従来DG TFETの最小距離が、SC TFETおよび薄チャネル厚の従来DG TFETより長い。これはチャネル厚がオン電圧付近のBTBT率にも大きな影響を与えることを示し、V_onsetもチャネル厚に依存する。もう一つの事実として、SC TFETはt_si = 10 nmの従来DG TFETより大きなBTBT率を示すが、それらの最小チャネル厚は等しい。この現象は、ゲート電極のコーナーによって導入されるポテンシャル分布の変化に起因する[32,33]。結果として、SC TFETが最も低いV_onsetを示し、次いで薄チャネル厚の従来DG TFET、広チャネル厚の従来DG TFETが最も高いV_onsetを示す。

図4aにアンビポーラ状態でのBTBT率比較を示す。BTBT率がチャネル厚に強く依存するため、t_si = 10 nmの従来TFETが最も顕著なBTBT率を示す。一方、SC TFETはt_si = 20 nmの従来DG TFETと類似したBTBT率を示す。これはトンネリングが主にドレイン領域付近で生成され、SC TFETがドレイン側で広いチャネル厚を持つためである。図4bにアンビポーラ状態のエネルギーバンド図を示す。最小トンネル距離がドレイン領域付近に位置することが明確に分かる。また、SC TFETと広チャネル厚の従来DG TFETのトンネル距離は、薄チャネル厚の従来DG TFETより大きく、SC TFETと広チャネル厚従来DG TFETの低アンビポーラ電流をもたらす。

HとL_SがDC特性に与える影響

図5aに様々なHとt_si1 = 10 nmでのSC TFET伝達曲線を示す。Hはオン状態電流にあまり影響しないが、アンビポーラ電流はHの増加に伴い顕著に減少し、オフ状態範囲もHの上昇とともに改善する。アンビポーラ電流の減少はHの増加とともに飽和傾向を示す。これは、ダブルゲート構造の結合効果がチャネル厚の増大とともに低下する傾向があるため[31]。したがって、Hが増加するとBTBT率がチャネル厚に依存しにくくなり、アンビポーラ電流が飽和する。最適構造パラメータをさらに探求するため、Hを0〜15 nmで変化させたデバイス性能への影響を抽出し、図5b〜dに示す。図5bに様々なHとt_si1でのV_onsetとBTBT率変化を示す。V_onsetはHの増加とともに単調減少する。これはゲート電極のコーナーがチャネル領域のポテンシャル分布に変化を導入し[32,33]、BTBT率とV_onsetを変化させるため。図5bはBTBT率がHの向上とともに増加することを示し、結果としてHの増加とともにV_onsetが減少することが分かる。また、t_si1の増加とともにV_onsetが増加することも観察される。主因はt_si1の増加がBTBT率を弱め、より高いV_onsetをもたらすため。図5cに様々なHとt_si1でのSC TFETの抽出平均SSを示す。SSのHに対する傾向はV_onsetと逆。つまり、SSはHの増加とともに上昇する。オン状態ドレイン電流がt_si1に依存するため、同じt_si1で異なるHのSC TFETはオン状態で類似のドレイン電流を持つはず。また、V_onsetがHの増加とともに減少することは、同じドレイン電流を駆動するゲート電圧範囲がHの増加とともに拡大することを意味する。結果として、平均SSはHの上昇とともに単調増加。t_si1の増加もSSを悪化させ、これはゲート制御能力の低下による。図5dに様々なHとt_si1でのオン状態およびアンビポーラ状態ドレイン電流を示す。オン状態電流はHにほぼ依存しないが、t_si1に大きく影響される。これはオン状態トンネリングが主にソース領域付近で発生し、ソース領域付近のチャネル厚に強く依存するという前結果と対応する。一方、アンビポーラ電流はHの増加とともに減少。アンビポーラ状態トンネリングがドレイン領域付近で支配的であるため、Hの増加はドレイン側のチャネル厚を改善し、アンビポーラ電流を弱める。Hが10 nm未満の時により顕著にアンビポーラ電流が低下するのは、薄チャネル厚でのより大きな結合効果による。

図6aに異なるL_sでのSC TFET伝達曲線を示す。L_s = 0 nmは対応するt_si2を持つ従来DG TFET、L_s = 50 nmは対応するt_si1を持つ従来DG TFETを表す。段差位置がアンビポーラ電流とオフ状態範囲に大きな影響を与えることが分かる。L_s < 30 nmのSC TFETは類似したアンビポーラ電流とオフ状態範囲を示す。L_sが30 nmを超えると、アンビポーラ電流が大幅に増強される。図6bに様々なL_sとt_si1でのV_onsetとBTBT率変化を示す。t_si1の増加とともにV_onsetが増加する傾向が明確に観察される。L_s = 10 nmでの変化曲折点はt_si1の多様性による。L_s = 0 nmはより大きなチャネル厚を持つ従来DG TFETであり、BTBT率が減少するため、V_onset増加とオン状態電流減少をもたらす。従来DG TFETのケースを除き、SC TFETのV_onsetはL_sの上昇とともに単調増加し、これは段差チャネル構造によるBTBT率低減による。図6cにL_sとt_si1がSC TFETのSSに与える影響を示す。t_si1の増加はSSを悪化させる。式(1)によれば、チャネル厚の上昇はゲート電極間の結合効果を低下させ、ゲート制御能力を減少させ、SSを増加させる[12]。L_sが減少すると、より大きなチャネル厚を持つ領域が拡大し、全体的なゲート制御能力を弱める。結果として、L_sの減少はSC TFETのSSを損なうことが図6cで明確に観察される。図6dに様々なL_sとt_si1でのオン状態およびアンビポーラ状態ドレイン電流を示す。SC TFETのオン状態電流は対応するt_si1を持つ従来DG TFETとほぼ等しい。アンビポーラ電流については、L_s < 30 nmのSC TFETは対応するt_si2を持つ従来DG TFETと類似した電流を示す。L_sが40 nmに増加すると、アンビポーラ電流が劇的に上昇。実際、L_s = 40 nm、t_si1 = 20 nmのSC TFETでは、そのアンビポーラ電流がt_si = 20 nmの従来DG TFETより大きくなる。これはゲート電極の垂直部分が、特にPN接合付近にある場合、トンネリング領域を増強するため[34]。アンビポーラ電流低減のためにはL_s < 40 nmであるべきことを示唆する。

SC TFETの最適構造パラメータを決定するため、HとL_sの複合効果を直交シミュレーションで研究し、デバイス性能への影響を調べた。t_si1は10 nmに固定し、より大きなオン状態電流を実現。図7aに様々なHでのL_s関数としてのアンビポーラ電流を示す。アンビポーラ電流がHの増加とともに顕著に減少することが明確に分かり、より高いHが低アンビポーラ電流達成に有望であることを示唆。しかし、より大きなHからの利益はあまり顕著でない。したがって、より大きなHはデバイス面積を増加させるだけであることを考慮し、H = 15 nmが最適値。一方、L_sの減少もアンビポーラ電流を低減し、特に大きなHでは顕著。したがって、最小アンビポーラ電流のためにはより低いL_sが望まれる。しかし、より低いL_sはサブスレッショルドスイングの増加を招く可能性もある（図7b）。SSは高いL_sでは緩やかに増加するが、低いL_sでは急激に上昇し、L_s ≈ 25 nmが妥協値であることを示唆。結果として、H = 15 nm、L_s = 25 nmでアンビポーラ電流とサブスレッショルドスイングの両方が比較的低くなる最適デバイスパラメータが得られる。

製造方法

SC TFETの実現可能な製造プロセスを図8に示す。チャネルの独特な形状により、段差チャネル厚は垂直構造を採用することでより容易に実現できる。プロセスは、SiNとフォトレジスト堆積を施したシリコン基板の準備から始まる（図8a）。図8bでは、リソグラフィによるSiNパターニング、その後のエッチングでチャネル領域を形成、垂直Asイオン注入とアニーリングでN⁺領域を導入[35]。その後、隔離酸化膜を堆積し、後続プロセスでのドレイン領域エッチングを防止（図8c）。図8dでは、アッシングとトリミングを反応性イオンエッチング[36]で実施し、SiNの厚さと幅を減少。段差チャネル厚はエッチングで導入（図8e）。残りプロセスは従来垂直TFETと類似し、ゲート酸化膜形成、ゲート堆積、シリコン露出、ソース領域イオン注入[35,37]を含む（図8f）。

結論

2Dシミュレーションを用いて、段差チャネル厚を持つDG TFET（SC TFET）の電気的性能を調査した。段差チャネル厚によってソースとドレインの非対称性を導入し、アンビポーラ挙動を大幅に緩和。SC TFETは対応するt_si1を持つ従来DG TFETと類似のオン状態特性と、対応するt_si2を持つ従来DG TFETと平行なオフ/アンビポーラ曲線を示す。結果として、SC TFETは広いオフ状態範囲、低アンビポーラ電流、低SSを同時に達成。SC TFETのメカニズムを徹底議論し、物理的洞察を探求。構造パラメータがオン電圧、サブスレッショルドスイング、オン状態およびアンビポーラ状態ドレイン電流に与える影響を研究し、最適構造を決定。H = 15 nm、L_s = 25 nmのSC TFETが最適性能を示す。さらに、段差チャネル厚アーキテクチャは代替非対称手法を提供。複合非対称戦略が有効であることが証明されているため、本研究はTFETの更なる性能向上に寄与し得る。