アモルファスSiパッシベーションを備えた高移動度GepMOSFET：表面配向の影響

背景

ゲルマニウム（Ge）は、Si [1,2,3,4,5,6]と比較して、正孔移動度が高く、サーマルバジェット処理が低いため、高度なCMOSおよび薄膜トランジスタアプリケーションに対して多大な研究関心を集めています。高いチャネル移動度を実現するには、ゲートスタックを形成する前に、高い界面品質につながる表面パッシベーションプロセスが必要です。 Ge金属酸化膜半導体電界効果トランジスタ（MOSFET）でキャリア移動度の利点を提供するために、いくつかの表面パッシベーション技術が開発されています[1、2、7、8、9、10]。これらの技術の中で、Ge上で不動態化されたシリコン（Si）キャップは、界面状態の効果的な抑制と優れた熱安定性と信頼性の利点により、近年ホットスポットになっています[11]。 Siパッシベーションキャップの形成は、SiH ₄ の前駆体を用いた化学蒸着（CVD）を使用して広く研究されてきました。 [1]、Si ₂ H ₆ [4]、Si ₃ H ₈ [12]、および電子ビーム蒸着[13]。 CVD法は、物理蒸着（PVD）よりも均一な不動態化層を提供できますが、その不動態化率は、チャネル表面の配向とプロセス温度に強い相関関係があります。 PVD技術は、室温でも不動態化率を向上させることができます。これには、熱収支が低く、コストが低いという利点があり、薄膜トランジスタやバックエンドの3D統合アプリケーションにより適しています。この手紙では、マグネトロンスパッタリングによるアモルファスSiパッシベーションを利用して、（001）-、（011）-、および（111）配向表面上に高移動度GepMOSFETを製造しました。大幅に改善された実効正孔移動度μ _eff Siユニバーサルモビリティと比較してGeトランジスタで達成されます。アモルファスSiの表面配向と厚さの影響 t _Si μに対するアモルファスSiパッシベーションのブースティング効果に関する研究 _eff 研究されています。

メソッド

図1aは、（001）-、（011）-、および（111）方向の表面にGepMOSFETを製造するための主要なプロセスステップを示しています。希釈HF（1:50）溶液でゲート前に洗浄した後、50 Wのターゲット電力でマグネトロンスパッタリングによってn-Ge基板上に極薄のアモルファスSiパッシベーション層を堆積しました。60秒、80秒、100の3つのパッシベーション期間sは、0.5、0.7、および0.9 nm t の堆積に対応して使用されました。 _si 、 それぞれ。その後、厚さ5nmのHfO ₂ ゲート誘電体は、TDMAHfとH ₂ を使用した原子層堆積により、250°Cで堆積されました。 それぞれHfとOの前駆体としてのO。 50 nmのTaNゲート電極は、反応性スパッタリングによって堆積されました。次に、ゲート電極をパターン化してエッチングし、続いてBF ₂ ⁺ 1×10 ¹⁵ の線量で30KeVでソース/ドレイン（S / D）領域に注入 cm ^{− 2} 。 15nmニッケルの非自己整合S / D金属は、リフトオフプロセスによって形成されました。最後に、ドーパントの活性化とS / Dメタライゼーションのために、400°Cでの急速熱アニーリングが実行されました。図1bは、Si / SiO ₂ を使用したGepMOSFETの断面図を示しています。 界面層（IL）。図1cは、製造されたGepMOSFETの上面顕微鏡画像を示しています。

a さまざまな t を備えたGepMOSFETを製造するために採用された主要なステップを示すプロセスシーケンス _Si 。 b SiO ₂ を使用したGepMOSFETの断面図 IL。 c 作製したGepMOSFETの上面顕微鏡画像

図2a、bは、SiO ₂ を使用したhigh-κ/金属ゲートスタックの透過型電子顕微鏡（TEM）画像を示しています。 t のGe（001）チャネル上の/ Si界面層（IL） _Si それぞれ0.5および0.9nmです。挿入図は、サンプルの高分解能TEM（HRTEM）画像を示しています。 t のデバイスの場合 _Si 0.5 nmの場合、アモルファスSi層は完全に酸化されましたが、0.9 nm t のデバイスの場合 _Si 、後続のアニーリングステップ後に約2つのSi単分子層が残った。

a を使用したGepMOSFETゲートスタックの断面TEM画像 0.5 nm t _Si および b 0.9 nm t _Si 。挿入図のHRTEM画像は、Si / SiO ₂ ILはHfO ₂ の間で形成されます およびGeチャネル

結果と考察

図3aは、測定された I をプロットしたものです。 _DS - V _GS および私 _G - V _GS 0.9 nm t の（001）-、（011）-、および（111）配向表面上の典型的なGepMOSFETの曲線 _Si 、優れた転写特性を示します。すべてのトランジスタのゲート長は L _G 3μmのゲート幅 W 100μmの。チャネル方向は、すべての方向で[110]です。 私 _DS - V _DS 異なるゲートオーバードライブ V で測定されたデバイスの曲線 _GS - V _TH 図3bに示します。ここで、しきい値電圧 V _TH V として定義されます _GS I で _DS の10 ^-7 A /μm。 Ge（001）pMOSFETがより高い駆動電流 I を達成することが観察されています。 _オン 固定された V の（011）および（111）表面のトランジスタと比較 _GS - V _TH 。後で、これがGe（001）pMOSFETの実効正孔移動度μが高いことに起因することを示します。 _eff 他の2つの表面方向のデバイスと比較して。 t が固定されたデバイスの電気的性能を包括的に比較します。 _Si I を含む0.9nm _オン 、漏れ床 I _リーク 、サブスレッショルドスイング（SS）、および V _TH 特性。 私 _リーク 最小の I として定義されます _DS V で _DS 図4aは、 I の統計プロットを示しています。 _オン さまざまな方向のGepMOSFETの場合、および I _オン I として定義されました _DS V で _DS − 0.5Vおよび V _GS - V _TH − 0.8Vの。このプロットのすべてのトランジスタは L を持っています _G 3μmおよび W 100μmの。 （001）指向のデバイスは、改善された平均 I を示します _オン （011）および（111）方向のものと比較して、これはより高いμに起因します。 _eff 。図4bは、 I を比較しています。 _リーク デバイスの場合、Ge（001）トランジスタの I が最も低いことを示しています。 _リーク そのうち、Ge（011）pMOSFETの I は低くなっています。 _リーク （111）指向のデバイスより。 I に注意する必要があります _リーク p ⁺ の逆電流によって決定されます ドレイン領域の/ n接合。これは、Ge基板のバックグラウンドn型ドーピング濃度と注入されたp ⁺ の活性化の影響を受けます。 ドーパント。さまざまな方向のウェーハのn型ドーピング濃度は完全に同じではありません。表面配向は、S / D領域のドーパント活性化率と再結晶品質に影響を与えます。さらに、 I _G I よりも低い _DS トランジスタがオンになる前は、 I に影響します。 _リーク 。同様に、（001）配向のGe pMOSFETは、他の2つの配向と比較して改善されたSS特性を示します。これは、（001）表面のトランジスタの界面状態のミッドギャップ密度が低いためです D _それ 他のデバイスと比較して。図4dは、さまざまな向きのデバイスの V が異なることを示しています。 _TH 。図4の結果に基づいて、固定された t であると結論付けられます。 _Si 0.9 nmの（001）配向Ge pMOSFETは、最高の電気的特性を取得します。

a 測定された I _DS - V _GS および私 _G - V _GS 0.9 nm t の（001）-、（011）-、および（111）配向のGepMOSFETの曲線 _Si 優れた転写特性を示します。 b 私 _DS - V _DS さまざまな V で測定された曲線 _GS - V _TH デバイス用

a の比較 私 _オン 、 b 私 _リーク 、 c SS、および d V _TH t を備えた（001）-、（011）-、および（111）指向のGepMOSFETの場合 _Si 0.9nmの

Si / SiO ₂ の厚さ 0.9 nm t のトランジスタのIL _Si さまざまな表面配向について、反転容量 C を使用して調べます。 _inv 対 V _GS 図5に示すように、測定。順方向および逆方向の掃引測定では、デバイスのヒステリシスが無視できるほど小さくなります。トランジスタは、同様の大きさの C を示します _inv 、〜1.56μF / cm ² 、2.2 nmの容量性有効厚さ（CET）に対応します。図5bは、飽和した C の統計結果を示しています。 _inv C のごくわずかな違いを示すデバイスの場合 _inv 異なる表面配向のトランジスタで。これは、マグネトロンスパッタリングによるアモルファスSiの不動態化速度が表面配向に依存しないことを示しています。 C の左右シフトのルール _inv - V _GS 曲線は V の曲線とよく一致しています _TH 図4dのデバイスの場合、これは、異なる配向基板でのわずかに異なるドーピング濃度によって引き起こされる可能性があります。

a 反転の比較 C _inv - V _GS 0.9 nm t のGepMOSFET間の曲線 _Si さまざまな向きで。順方向と逆方向の両方のスイープが表示されます。 b 飽和した C の統計プロット _inv C でごくわずかな違いを示しているデバイスの _inv 反転レジームで

図6は、0.9 nm t のトランジスタの移動度特性を比較しています。 _Si さまざまな表面の向きで。 μ _eff 全抵抗勾配ベースの方法を使用して抽出されました[14]。 Ge（001）pMOSFETは、（011）および（111）方向のデバイスと比較してはるかに高いチャネル移動度を示します。 （001）基板上のトランジスタはピークμを達成します _eff 278 cm ² 反転電荷密度での/ V・s Q _inv 〜3.5×10 ¹² cm ⁻² 、これはSiの普遍的な移動度の2.97倍です。 Si / Ge界面の表面粗さと界面状態の密度（ D _それ ）μに影響を与える可能性があります _eff 高い反転キャリア密度でのデバイスの特性。さまざまな表面配向を持つ市販のGeウェーハが表面粗さに明らかな違いを持っ​​ている可能性は低いです。したがって、（001）指向のデバイスの移動度の向上は、主に界面状態によるキャリア散乱の減少によるものと推測されます。この作業では、ミッドギャップ D を評価します _それ デバイスの、そして固定された t _Si 0.9 nmの場合、（001）配向のGe pMOSFETは、実際にミッドギャップが低くなります D _それ 他の方向と比較して。

μのプロット _eff 対 Q _inv 0.9 nm t のGepMOSFETの場合 _Si （001）-、（011）-、および（111）配向基板上。 Ge（001）pMOSFETは、μで2.97倍の向上を実現します _eff Q で _inv 3.5×10 ¹² cm ⁻² Siユニバーサルモビリティと比較して。 μ _eff 全抵抗勾配ベースの方法を使用して抽出されました[17]

t の影響 _Si GepMOSFETの電気的性能に関する研究も行われています。図7a、bは、測定された I を示しています。 _DS - V _GS および私 _DS - V _DS それぞれ、 t を備えた（111）配向のGepMOSFETの曲線 _Si V で0.5、0.7、0.9nmの _DS − 0.05および− 0.5Vの。トランジスタは L を持っています _G 1.5μmの。 0.9 nm t のGepMOSFETが観察されます _Si t が薄いデバイスと比較して改善された転送特性を示します _Si 、しかし私 _オン t の増加に伴い、デバイスの _Si 。 V で _DS − 1.5Vおよび V _GS - V _TH − 0.8 V、Ge（111）pMOSFET、0.5 nm t _Si I が32％向上したことを示しています _オン 0.9 nm t のデバイスと比較 _Si 。図8は、 I の統計結果をプロットしたものです。 _オン 、私 _リーク 、SS、および V _TH 異なる t を使用した（111）方向のGepMOSFETの _Si 。図8aから、0.5 nm t のトランジスタがわかります。 _Si 改善された I を達成する _オン t が厚いデバイスと比較して _Si 、これは0.5 nm t のトランジスタによるものです _Si CETが小さく、 C が高くなります _inv 。 私が _リーク t の増加とともに減少します _Si （図8b）、および0.5 nm t のトランジスタ _Si は、0.7および0.9 nmのアモルファスSiパッシベーション層を備えたデバイスよりもSS特性が劣っています（図8c）。これは、0.5 nm t のトランジスタが原因である可能性があります。 _Si ミッドギャップが高い D _それ 。 SSとミッドギャップ D の関係 _それ Ge pMOSFETの数は、SS =ln（10）⋅（ kT / q）⋅[1 +（ C _それ + C _d ）/ C _ox ]、ここで C _ox 、 C _d 、および C _それ それぞれ、酸化物容量、空乏層容量、およびインターフェーストラップからの容量です。 C _それ q で計算できます × D _それ 、 D _それ はインターフェーストラップ密度です。 0.5 nm t のトランジスタですが _Si C が大きい _ox 他の2つのデバイスと比較して、ミッドギャップが高い D _それ t が厚いデバイスよりもSSが劣る可能性があります _Si 。表面の不動態化も I に影響します _リーク ドレインからソースへ。 V のスイープで _GS 位置から負に、チャネルは累積モードから反転モードに移行します。ただし、 D _それ が高く、チャネル表面の一部のポイントがインターフェーストラップによって固定され、リークパスが形成されて I が増加します。 _リーク ドレインからソースへ。図8dに示すように、Ge（111）pMOSFETは V のシフトを示します。 _TH 負の V _GS t の増加に伴う方向 _Si 、これはCETの増加に起因します。さらに、バンドギャップの下半分のトラップの密度は、 t が薄いほど増加するようです。 _Si 、 V のシフトにつながる可能性があります _TH [2]。

a 私 _DS - V _GS および私 _G - V _GS および b 私 _DS - V _DS さまざまな t を使用したGe（111）pMOSFETの曲線 _Si 。 0.5 nm t のトランジスタ _Si I で32％の改善を示します _オン 0.9 nm t のデバイスと比較 _Si V で _DS − 1.5Vおよび V _GS - V _TH − 0.8 V

a の比較 私 _オン 、 b 私 _リーク 、 c SS、および d V _TH 0.5、0.7、および0.9 nm t の（111）指向のGepMOSFETの場合 _Si 0.5 nm t のトランジスタを示しています _Si より良い私を持っている _オン 、しかしより悪いSSと I _リーク t が厚いデバイスと比較した特性 _Si

図9aは、 C を示しています。 _inv V の関数として _GS t の（111）配向表面上のGepMOSFETの曲線 _Si 300 kHzの周波数で測定された0.5、0.7、および0.9nmの周波数。反転領域のCET値は、0.5、0.7、および0.9 nm t のデバイスで1.8、1.9、および2.2nmになるように抽出されます。 _si 、 それぞれ。 μ _eff Q の関数として _inv デバイスの特性が抽出され、図9bに示されています。 0.7 nm t の（111）配向Ge pMOSFET _si 229 cm ² の最高ピーク移動度を達成 / V s、これはSiの普遍的な移動度と比較して2.27倍高いです。 0.5 nm t のデバイスに注意する必要があります _Si 大幅に改善されたμを示す _eff t が厚いトランジスタの上 _Si 高い Q _inv （例：10 ¹³ cm ⁻² ）。これはまた、より高い I につながります _オン 高い V _GS - V _TH 0.5 nm t のデバイスで _Si 0.7および0.9nm t のデバイスと比較 _Si 。 μ _eff 高い Q _inv t として減少します _Si 0.5 nmから0.7〜0.9 nmに増加します。これは、表面粗さが大きいほど、キャリアの表面粗さの散乱が強くなるためです。室温でマグネトロンスパッタリングを使用してGe表面を不動態化する間、表面原子の拡散は大幅に抑制されます。したがって、 t の増加に伴い _Si 、表面粗さが大きく、図2のHRTEM画像から確認できます。

a C _inv - V _G 0.5、0.7、および0.9 nm t の（111）指向デバイスの300kHzで測定された特性 _Si 。 b μ _eff Q の関数として _inv GepMOSFETの場合[17]

図10では、μのベンチマークを行っています。 _eff この作業でのGepMOSFETの、Eビーム蒸着によるSiを含む報告された緩和Geトランジスタのそれらとの比較、SiH ₄ 、Si ₂ H _6、 およびSi ₃ H ₈ 不動態化。参考文献のEビーム蒸着によるアモルファスSiとの比較。 [15]、この作業のGe pMOSFETは、大幅に改善されたμを示します。 _eff 。同様のCETでは、マグネトロンスパッタリングによるアモルファスSiパッシベーションを利用したGepMOSFETのμが低いことがわかります。 _eff Si ₂ のデバイスと比較して H ₆ 不動態化。アモルファスSiを使用したパッシベーションのプロセスは、キャリアの移動度を高めるためにさらに最適化する必要があります。

a μ _eff この作業でのGepMOSFETの場合と、緩和されたGepMOSFETの公開された結果の場合。 b 、 c μのベンチマーク _eff Q で抽出 _inv =5×10 ¹² および1×10 ¹³ cm ⁻² それぞれ、異なるCET値を持つGe pMOSFETの[18、19]

t が異なるGepMOSFET _Si （001）方向の表面も特徴づけられます。図11a、bは、測定された I を示しています。 _DS - V _GS および私 _DS - V _DS それぞれ、0.5および0.9 nm t のGe（001）pMOSFETのペアの曲線 _Si 。 （111）指向のデバイスと同様に、0.5 nm t のGe（001）pMOSFET _Si I の改善を得る _オン しかし、 I の劣化 _リーク 0.9 nm t のトランジスタと比較 _Si 。

a 測定された I _DS - V _GS および私 _G - V _GS 0.5および0.9nm t の（001）配向GepMOSFETの曲線 _Si 。 b 私 _DS - V _GS デバイスの曲線

ミッドギャップ D _それ Ge pMOSFETの特性は、[16]の方法、および D の値によって研究されています。 _それ D によって計算されます _それ =[SSlog（e）/（ kT / q ）− 1] C _G / q 、[16]ここで、 q は電子の電荷、 k ボルツマン定数、 T は絶対温度であり、 C _G は、単位面積あたりの測定されたゲート容量です。図12は、 D を示しています。 _それ さまざまなGe表面配向を持つアモルファスSiの厚さの関数として。 （111）配向の表面の場合、0.7 nm t のデバイス _si D が最も低い _それ 価値。 0.9 nm t _Si 、（001）指向のデバイスは D が低くなります _それ 他の方向のトランジスタと比較して。

D _それ 対さまざまなGe表面配向のアモルファスSiの厚さ

最後に、表1のさまざまな方向でのGepMOSFETの主要な電気的特性を比較します。 t を固定した場合 _Si 、Ge（001）pMOSFETは、他の2つの方向と比較して電気的性能が向上しています。 t を減らすことにより、駆動電流を増やすことができます。 _Si 0.9nmから0.5nmまで。これは t が薄いためです。 _Si μの劣化を引き起こすことなく、CETを大幅に削減します _eff 。

結論

アモルファスSiによって不動態化されたGepMOSFETは、（001）-、（011）-、および（111）配向基板上に示されています。 t で _Si 0.9 nmの場合、改善された I _オン μが高いため、（011）および（111）方向のデバイスと比較して、（001）方向のGepMOSFETでSS特性が得られます。 _eff ミッドギャップを下げる D _それ 。 0.9 nm t のGe（001）pMOSFET _Si 278 cm ² のピーク移動度を達成 / V s at a Q _inv 3.5×10 ¹² cm ⁻² 、これはSiの普遍的な移動度の2.97倍です。 I _オン t を減らすと、デバイスの割合が向上します。 _Si CETの削減による。しかし、より厚い t のGepMOSFET _Si そのミッドギャップ D により、優れたサブスレッショルドスイングとリークフロアを示します _それ t を増やすことで減らすことができます _Si 。

略語

ALD：

原子層堆積

BF ₂ ⁺ ：

フッ化ホウ素イオン

CET：

容量性有効厚さ

Ge：

ゲルマニウム

GeO _x ：

酸化ゲルマニウム

HF：

フッ化水素酸

HfO ₂ ：

二酸化ハフニウム

HRTEM：

高分解能透過型電子顕微鏡

IL：

界面層

MOSFET：

金属酸化物半導体電界効果トランジスタ

Ni：

ニッケル

Si：

シリコン

SS：

サブスレッショルドスイング

TaN：

窒化タンタル

TDMAHf：

テトラキス（ジメチルアミド）ハフニウム