ZrO₂ゲート絶縁膜を用いたGe pMOSFET性能の最適化：PMAとPDAの役割

概要

ZrO₂ゲート絶縁膜を採用したゲルマニウム（Ge）p型MOSFET（pMOSFET）において、後金属アニール（PMA）と成膜後アニール（PDA）が電気特性に及ぼす影響を検討しました。PDAを省略したデバイスでは、PMA温度を350℃から500℃へ上昇させると、オン状態電流（I_ON）、サブスレッショルドスイング（SS）、静電容量等価膜厚（CET）が漸進的に改善。高温PMAでのZrO₂結晶化により誘電率が上昇し、界面準位密度（D_it）が低下、結果としてCET減少と実効正孔移動度（μ_eff）向上をもたらしました。一方、400℃でPDAを実施したデバイスはより小さなCETと急峻なSSを達成しましたが、PDAなしデバイスよりμ_effが低下しました。

背景

ゲルマニウム（Ge）は次世代CMOS向け高移動度pチャネル材料として注目され、正孔移動度がシリコンを大きく上回ります（参考文献1-3）。この利点を最大限に活かすには、高品質なゲート絶縁膜と強固な表面パッシベーションが不可欠で、Geトランジスタでの高い実効キャリア移動度（μ_eff）と駆動電流の実現に直結します（参考文献4-7）。HfO₂、ZrO₂、La₂O₃、Y₂O₃など複数の高誘電率材料が、CETを1nm未満に低減する目的で検討されてきました。中でもZrO₂は、結晶相で高い誘電率（κ≈28-30）とGeとの優れた界面品質で際立っています（参考文献12-14）。ZrO₂結晶化がCET低減とμ_eff向上をもたらす報告があります（参考文献15, 16）が、異なるアニール経路のデバイス性能への影響は十分に研究されていません。本研究ではPMAとPDAがZrO₂絶縁膜を持つGe pMOSFETに与える影響を調査し、高温PMAがμ_effを顕著に向上させCETを低減することを実証します。

方法

ZrO₂絶縁膜を持つGe pMOSFETの製造フローを図1aに示します。n型Ge(001)ウェハー（0.088-0.14Ω・cm）上にデバイスを形成。順次HF（1:50）洗浄とDI水すすぎ後、ALDチャンバーへ。オゾン後酸化（OPO）ステップで、300℃で1nm Al₂O₃層を堆積後、インシチュで15分OPOを実施し表面パッシベーション。続いて、250℃でTDMZrとH₂O前駆体を用い5nm ZrO₂を堆積（Zrソース85℃）。選択サンプルに400℃、60秒のRTAでPDAを実施（ウェハーII）；残りをPDAなしグループ（ウェハーI）としました。100nm TaNゲートをスパッタリング、パターニング、エッチング。ソース/ドレイン領域をBF₂⁺イオン注入（30keV、1×10¹⁵cm⁻²）で形成、リフトオフ法で15nm Niコンタクト形成。最後に、ドーパント活性化とメタライゼーション完了のため、350、400、450、500℃で30秒PMAを実施。

図1bに典型デバイスのSEM像、図1cにゲートスタックとソース/ドレインを示すXTEM断面像。図1d、eはそれぞれ400℃と500℃アニール後のHRTEM像で、500℃ではZrO₂層が完全結晶化、Al₂O₃界面層厚約0.7nmを確認。

結果と考察

図2はウェハーIデバイスの300kHzでの反転容量（C_inv）対ゲート電圧（V_GS）。抽出CET値は350、400、450、500℃でそれぞれ1.95、1.80、1.67、1.52nm。高温PMAでのCET低減は、ZrO₂結晶化によるκ上昇（非晶質～20-23→結晶～28-30）とバルクトトラップ密度低下に起因。C-V曲線シフトで誘電体品質改善を確認。

図3aはウェハーIデバイスの伝達特性とゲートリーク（I_G）。全トランジスタL_G=4µm、W=100µm。ゲートリークは全PMA温度でドレイン電流以下。500℃アニールデバイスでI_ON/I_OFF比>10⁴達成。図3bは様々なオーバードライブ（|V_GS-V_TH|）でのI_D-V_DS曲線。350℃比で500℃デバイスはV_DS=-1.0Vで47%、|V_GS-V_TH|=0.8Vで118%高い駆動電流。図3cはV_DS=-0.5V、|V_GS-V_TH|=-1VでのI_ON統計、500℃アニールがソース/ドレイン抵抗低減、CET低減、μ_eff向上により最高オン特性を示すことを確認。

図4は各PMA温度でのミッドギャップD_it、SS、V_THの統計プロット。最大コンダクタンス法で抽出D_it：350、400、450、500℃でそれぞれ1.3×10¹³、9.5×10¹²、9.2×10¹²、6.3×10¹²cm⁻²eV⁻¹。500℃デバイスが最小D_itとCETで最急峻SS。D_itとSSは最高報告Geトランジスタより高いが、OPOプロセス（Al₂O₃厚、酸化温度、時間）のさらなる最適化で改善余地。V_THはPMA温度上昇で正方向シフト、CETとD_it低減を反映。総合的に500℃ PMAが最適電気特性。

実効正孔移動度（μ_eff）はΔR_tot/ΔL_G法（参考文献18）で、L_G=1.5-9µmデバイスから抽出。図5aは|V_GS-V_TH|=-1V、V_DS=-0.05VでのR_tot対L_G。対応するR_SD値：350、400、450、500℃で7.85、7.15、6.10、4.35kΩ・µm、高温PMAでドーパント活性化改善を示唆。ΔR_tot/ΔL_G傾きが500℃で最小、ピークμ_eff 384cm²/V・sを達成、400℃比31%向上。高反転電荷密度（Q_inv≈1×10¹³cm⁻²）でも500℃デバイスが優位。結晶ZrO₂がバルクトトラップ密度低減でリモートクーロン散乱を最小化、滑らかなZrO₂/Ge界面が表面粗さ散乱を低減、ピーク移動度を高Q_inv側へシフト。

次にPDA影響を検証。図6は400℃ PMAでのウェハーI（PDAなし）とウェハーII（400℃ PDA）のC_inv-V_GS比較。PDAデバイスで顕著に低いCET（1.29nm vs 1.80nm）。図7aでPDAがゲートリーク増加（CET低減起因）。しかし図7bでPDAなしデバイスが同オーバードライブ（-0.8V）飽和領域で24%高い駆動電流。

図8はPDAあり/なしのD_it、SS、V_TH統計。PDAデバイスでD_it低減、平均SS 142mV/decadeでZrO₂/Ge界面改善を示唆。V_THはバンドギャップ近傍トラップ密度変動を反映し両群で差異。

図9は400℃ PMAデバイスのR_tot対L_G。R_SD：PDAなし7.15kΩ・µm、PDAあり7.30kΩ・µm。PDAデバイスのピークμ_eff 211cm²/V・s、400℃ PDAなしより低値。移動度低下はZrO₂誘電体内固定電荷によるリモートクーロン散乱増大に起因と推定。

結論

ZrO₂ゲート絶縁膜を持つGe pMOSFETにおいて、PMAとPDAの影響を体系的に検討。500℃ PMAでのZrO₂結晶化がCETを大幅低減し正孔移動度を向上、ピークμ_eff 384cm²/V・sと駆動電流増強を実現。一方、400℃ PDAはCETとD_itをさらに低減するが、移動度を損ないリーク増加を招くため、PDAなし高温PMAがGe pMOSFET性能最適化の推奨ルート。

データと材料の入手可能性

本記事の結論を支持するデータセットは記事内に含まれています。

略語

ALD

原子層堆積

BF₂⁺

フッ化ホウ素イオン

CET

静電容量等価膜厚

Ge

ゲルマニウム

HF

フッ化水素酸

HRTEM

高分解能透過型電子顕微鏡

IL

界面層

MOSFETs

金属-酸化膜-半導体電界効果トランジスタ

Ni

ニッケル

PDA

成膜後アニール

PMA

後金属アニール

SS

サブスレッショルドスイング

TaN

窒化タンタル

TDMAZr

テトラキス(ジメチルアミド)ジルコニウム

ZrO₂

二酸化ジルコニウム

μ_eff

実効キャリア移動度