ZrO₂ゲート誘電体を用いた高移動度Ge nMOSFET

概要

ZrO₂ゲート誘電体を用いた高移動度Ge nMOSFETを実証し、オゾン（O₃）処理、O₃事後処理、無処理の異なる界面特性を持つトランジスタと比較しました。O₃処理により、EOT 0.83 nmのZrO₂誘電体を持つGe nMOSFETが、中程度の反転電荷密度（Q_inv）においてSiユニバーサル移動度を上回る682 cm²/Vsのピーク実効電子移動度（μ_eff）を達成しました。一方、Al₂O₃界面層を用いたO₃事後処理では、μ_effが劇的に向上し、中程度のQ_inv（5 × 10¹² cm⁻²）においてSiユニバーサル移動度と比較して約50%のμ_eff改善を達成しました。これらの結果は、ZrO₂誘電体が高性能Ge nMOSFETへの利用可能性を示しています。

背景

ゲルマニウム（Ge）は、Siデバイスと比較してキャリア移動度が高く、処理温度が低いという利点を示しています。これらは、Geを超微細CMOSロジックデバイスや、三次元集積回路のトップ層における薄膜トランジスタ（TFT）の代替材料とすることを可能にします[1-3]。過去数年間、表面パッシベーション、ゲート誘電体、チャネルエンジニアリングに関する大きな努力がGe pチャネルMOSFETに注がれ、pチャネルデバイスの電気的性能が大幅に向上しました。

しかし、Ge nチャネルMOSFETでは、ゲートスタックの不良な界面層による低実効キャリア移動度（μ_eff）がデバイス性能を強く制限しています。Siパッシベーション[1]、プラズマ事後酸化[4]、InAlPパッシベーション[5]などの様々な表面パッシベーション技術や、HfO₂、ZrO₂[6-8]、Y₂O₃[9]、La₂O₃[10]などの複数の高誘電率材料が、Ge nMOSFETの電子μ_eff向上のために探求されてきました。ZrO₂誘電体をGeチャネルと統合すると、GeO₂界面層がZrO₂層と反応・混合するため、堅牢な界面が得られることが実証されています[7]。Ge pチャネルトランジスタでは十分なホールμ_effが報告されています[6-8]が、nチャネルの対応デバイスでは電子μ_effの改善余地がまだ大きく残されています。

本研究では、ZrO₂ゲート誘電体を用いたGe nMOSFETを作製し、反転電荷密度（Q_inv）の全範囲でSiを上回るμ_eff改善を達成しました。Geトランジスタは、中程度のQ_inv（5.0 × 10¹² cm⁻²）において、Siユニバーサル移動度と比較して電子μ_effで50%の改善を達成しました。

実験

抵抗率0.136〜0.182 Ω·cmの4インチp型Ge(001)ウェーハ上でのGe nMOSFET作製の主要プロセスステップを図1aに示します。ソース/ドレイン（S/D）領域には、ドーズ量1 × 10¹⁵ cm⁻²、エネルギー30 keVでリンイオンを注入し、その後600℃でドーパント活性化アニールを行いました。プレゲート洗浄後、Geウェーハを原子層堆積（ALD）チャンバーにロードし、ゲート誘電体層を形成しました：ウェーハAはAl₂O₃/O₃酸化/ZrO₂、ウェーハBはZrO₂、ウェーハCはO₃酸化/ZrO₂です。ウェーハAでは、O₃酸化時のチャネル表面保護のため0.9 nm Al₂O₃を使用しました。ウェーハAとCで、300℃、15分でO₃酸化を実施。全ウェーハでZrO₂厚さは約3.3 nmです。その後、TiN（100 nm）ゲート金属を物理反応性スパッタリングで堆積し、リソグラフィパターニングと反応性イオンエッチングでゲート電極を形成しました。その後、S/D領域に25 nm厚のNi層を堆積。最後に、350℃、30秒の金属化後アニール（PMA）を実施し、Niゲルマナイドを形成し界面品質を改善しました。作製トランジスタの模式図と顕微鏡像を図1b, cに示します。

a Ge nMOSFET作製の主要プロセスステップ。 b 断面模式図および c 作製デバイスの顕微鏡像

図2a, bは、ウェーハAとBのゲートスタックの高分解能透過型電子顕微鏡（HRTEM）像を示します。ウェーハAのAl₂O₃/GeO_x界面層（IL）の統一厚さは約1.2 nmで、0.2〜0.3 nmのGeO_xを示唆します。ウェーハBのデバイスでは、超薄膜GeO_x ILが実験的に実証されています[7]。

HRTEM像： a TiN//ZrO₂/Al₂O₃/GeO_x/Ge、 b TiN/ZrO₂/GeO_x/Geスタック（ウェーハAとBのデバイスそれぞれ）

結果と考察

ウェーハA、B、C上のGe MOSキャパシタの測定容量（C）とリーク電流（J）特性を図3a, bに示します。ウェーハA、B、Cのデバイスの等価酸化膜厚（EOT）はそれぞれ1.79、0.59、0.83 nmと抽出されました。ウェーハBとCを比較することで、GeO_x ILがウェーハAとCで約0.25 nmの追加EOTを与えると仮定すると、3.3 nm ZrO₂はκ値約21.8で約0.6 nmのEOTに寄与し、アモルファスZrO₂の先行報告値[11]と整合します。これらの導出結果は、ウェーハBのGeO_x IL厚さが無視できることも確認しています。

a ウェーハA、B、C上のGe pMOSキャパシタの測定C-V特性。 b デバイスのJ-V曲線。 c 本研究のGe MOSキャパシタのJ（V_FB ± 1 Vで抽出）をEOTに対してプロットし、文献値[5, 12-17]とベンチマーク比較

ウェーハAのGeO_x/Al₂O₃ ILとウェーハCのGeO_x ILは、それぞれ約1.2 nmと約0.25 nmのEOTを生成します。デバイスのEOTは、IL厚さの減少や界面品質の改善、ZrO₂誘電率の向上（例：NH₃/H₂プラズマ処理[6]）によりさらに削減可能です。図3cは、本研究のGe nMOSFETのJ対EOT特性を、他の報告Geデバイス[5, 12-17]と比較しています。また、結果は超薄EOTの報告Ge MOSと同じ傾向を示し、図3bに示されるリーク電流の差は主にEOTの差に起因することを示しています。

図4aは、ウェーハA、B、CからのGe nMOSFETの測定ドレイン電流（I_D）とソース電流（I_S）対ゲート電圧（V_G）曲線を示します。全トランジスタのゲート長L_Gは4 μm、ゲート幅Wは100 μmです。点サブスレッショルドスイング（SS）、定義：dV_G/d(log I_D）をI_Dの関数として図4bにプロットしました。ウェーハAのトランジスタが、ウェーハB、Cのデバイスと比較して劣化したI_DリークフロアとSSを示すことが明らかになりました。ウェーハAデバイスのEOT増大がSS増加をもたらすほか、これらの現象は、Al₂O₃挿入層を持つデバイスが、ウェーハB、Cと比較してGeチャネルのバンドギャップ内でより高い界面トラップ密度（D_it）を持つことに部分的に起因するはずです。

a ウェーハA、B、C上のGe nMOSFETの測定I_DおよびI_S対V_GS曲線。 b トランジスタの点SS対I_D。 c I_D-V_D特性は、ウェーハAのGe nMOSFETがウェーハB、Cのデバイスと比較して著しく高いドライブ電流を持つことを示す

図4cは、ゲートオーバードライブ|V_G - V_TH|の様々な値における出力特性、すなわちI_D-V_D曲線を示し、ウェーハAのGeトランジスタがウェーハB、Cのデバイスと比較して著しく改善されたドライブ電流を達成することを実証しています。ここで、V_THはI_D = 10⁻⁷ A/μmに対応するV_GSと定義します。S/D形成条件が同一であることを考慮すると、ウェーハAトランジスタの向上したI_DSは、より高いμ_effを示唆します[18-21]。Al₂O₃層は、Geチャネルの伝導帯付近でのD_it性能劣化を引き起こしていません。

図5aは、2〜10 µmのL_G範囲を持つZrO₂誘電体Ge nMOSFETの総抵抗R_tot対L_Gを示します。R_tot値は、ゲートオーバードライブ0.6 V、V_D = 0.05 Vで抽出されました。フィッティング直線のy軸切片を利用して、トランジスタのS/D抵抗R_SDを約13.5 kΩ·µmと抽出しました。同様のR_SDは、同一のPMAとS/D形成プロセスと整合します。デバイスのチャネル抵抗R_CH値は、フィッティング直線の傾き、すなわちΔR_tot/ΔL_Gから得られ、Ge nMOSFETのμ_eff特性計算に使用できます。界面品質評価のため、Hillの方法[17]に従い以下の式で界面トラップ密度（D_it）を抽出しました：

D_it = (2G_m,max/ω) / {qA[(G_m,max/ωC_ox) + (1 - C_m/C_ox)²]}

ここでqは素電荷、Aはキャパシタ面積、G_m,maxは測定コンダクタンスの最大値、対応する容量はC_m、ωは角周波数、C_oxはゲート酸化膜容量です。D_it値は、ウェーハA、B、Cのデバイスでそれぞれ3.7、3.2、2.3 × 10¹² eV⁻¹cm⁻²と計算されました。

これらの計算値はミッドギャップD_itに対応することが知られています。ウェーハAのAl₂O₃ ILデバイスは、ウェーハB、Cのデバイスと比較してより高いミッドギャップD_itを持ちます。これは図3aと4aの結果と整合し、より高いミッドギャップD_itがウェーハAでより大きな空乏容量分散を生じさせ、他の2ウェーハと比較してより高いI_DSリーク電流を引き起こします。なお、ウェーハAはより高いμ_effにより伝導帯付近ではより低いD_itを持つはずです。

a ウェーハA、B、C上のGe nMOSFETのR_tot対L_G曲線。y軸切片のフィッティング直線と線形フィット直線の傾きを用いてR_SDとR_CHをそれぞれ抽出。 b 本研究のGe nMOSFETのμ_effと、非歪みGeトランジスタの先行報告結果の比較。ウェーハAデバイスはQ_inv全範囲でSiユニバーサル移動度を上回る改善μ_effを示す

μ_effがGe nMOSFETの高ドライブ電流とトランスコンダクタンスのボトルネックであることはよく知られています。ここでは、μ_eff = 1/[W·Q_inv·(ΔR_tot/ΔL_G)]で計算できます。ここでΔR_tot/ΔL_Gは図5aに示すR_tot対L_Gの傾きです。Q_invは測定C_inv-V_G曲線を積分して得られます。図5bでは、ウェーハA、B、CのGe nMOSFETのμ_eff対Q_invを、先行報告[18, 22-25]と比較しています。ウェーハAとCのトランジスタの抽出ピークμ_eff値はそれぞれ795と682 cm²/V·s、ウェーハBのGe nMOSFETは433 cm²/V·sでした。Al₂O₃ ILを持つGe nMOSFETは、ウェーハB、Cのトランジスタ、先行報告[18, 22-25]のデバイス（高電界領域）、およびSiユニバーサル移動度（Q_inv全範囲）と比較して著しく改善されたμ_effを達成しました。Q_inv = 5 × 10¹² cm⁻²において、ウェーハAデバイスはSiユニバーサル移動度と比較して50%のμ_eff向上を達成しました。これは、ZrO₂とGeO_xの混合を防ぐためにチャネル表面を保護するAl₂O₃層を挿入することで、ゲート絶縁膜とGeの間の高品質界面が実現され、移動度特性が向上することを示しています。これは、超薄EOTのGe MOSFETに関する先行研究でも報告されています[26]。ウェーハCのトランジスタのμ_effは、Q_inv = 2.5 × 10¹² cm⁻²でSiユニバーサル移動度を上回りますが、Q_inv増加とともに急速に低下します。これは、ZrO₂堆積前のO₃酸化が界面品質をある程度改善するものの、ZrO₂とGeO_xの混合により十分に平坦なチャネル表面が得られず、高Q_invでのキャリア表面粗さ散乱を効果的に抑制できないことを示しています。酸素空孔の生成が短距離秩序（SRO）粗さを増加させることが報告されています[27]。O₃酸化プロセスの最適化やAl₂O₃ IL厚さの削減により、高Q_invで高いμ_effを維持しつつEOTを削減したGeトランジスタが実現可能です。

結論

ゲート誘電体構造と形態がGe nMOSFET電気特性に及ぼす影響を調査しました。Al₂O₃/ZrO₂ゲート誘電体は、Siユニバーサル移動度と比較して著しく改善されたμ_effを提供します。ZrO₂とGeチャネルの間にAl₂O₃層を挿入することでμ_effを改善できますが、これは必然的にEOTを増大させます。Al₂O₃フリーのGe nMOSFETで、ZrO₂堆積前のGe表面O₃酸化により、同等Q_invにおいてSiを上回る682 cm²/V·sのピークμ_effを達成しました。