マイクロ波アニーリングによるAl₂O₃/ZrO₂/Al₂O₃ MIMキャパシタの誘電特性向上

概要

金属-絶縁体-金属（MIM）キャパシタはRF、DRAM、混合信号ICにおいて重要であり、デバイス微細化に伴い更なる静電容量密度向上が要求されています。本研究では、マイクロ波アニーリング（MWA）を用いてAl₂O₃/ZrO₂/Al₂O₃（A/Z/A）MIMキャパシタの誘電特性を向上させました。1400W、5分のMWA処理によりZrO₂の誘電率を41.9まで上昇させ（40%改善）、基板温度を400℃以下に抑制し、バックエンドプロセス（BEOL）互換性を維持しました。漏れ電流密度はほぼ同等（成膜直後1.23×10⁻⁸ vs 1400Wで1.36×10⁻⁸ A/cm²）で、伝導メカニズムは電界支援トンネリングであることが確認されました。

背景

MIMキャパシタはRF、DRAM、アナログ/混合信号ICの必須コンポーネントです。デバイス微細化に伴い高静電容量密度が要求され、2020年ITRSノードでは>10fF/μm²が必要とされます。HfO₂、ZrO₂、Ta₂O₅、TiO₂などの高誘電率材料が広く研究されてきました。ZrO₂は単斜晶系でκ=16〜25、バンドギャップ5.8eVですが、立方晶或いは正方晶に結晶化するとκ≈37〜47に達し、優れた静電容量密度への道を開きます。マイクロ波アニーリングはシリコンでのドーパント活性化やサリサイド形成で実績があり、従来熱処理より低温処理が可能です。最近の研究ではMWAが高誘電損失材料を選択的に加熱することで、MOSキャパシタの主要パラメータ（等価酸化膜厚、界面準位密度、漏れ電流密度）を改善できることが示されています。ここではTaN/Al₂O₃/ZrO₂/Al₂O₃/TaN（TaN/A/Z/A/TaN）MIMキャパシタへのMWA効果を調査しました。MWAによりZrO₂誘電率が大幅向上し、漏れ電流密度はわずかに増加、基礎となる伝導メカニズムを詳細に探究しました。

実験方法

Si上にPECVDで500nm SiO₂を成膜後、スパッタリングで20nm TaNと100nm Taを形成。ALDチャンバーで250℃においてAl(CH₃)₃/H₂Oと[(CH₃)₂N]₄Zr/H₂O前駆体を用い、2nm Al₂O₃ / 20nm ZrO₂ / 2nm Al₂O₃スタックを堆積。ZrO₂下に超薄Al₂O₃中間層を挿入し界面層成長を抑制。MWAはDSGI八角チャンバー（5.8GHz）で実施。サンプルを電場均一な中心に配置し、Raytek XR赤外線放射温度計で基板温度をインシチュ監視。アニーリングパワー700〜1400W、固定5分間。最後に100nm TaN上部電極を反応性スパッタリング、リソグラフィ、RIEで形成。膜厚はエリプソメトリー（SOPRA GES 5E）で測定しTEMで確認。C-V特性はAgilent 4294Aインピーダンスアナライザー（50mV AC）で、I-V測定はAgilent B1500デバイスアナライザーで暗箱内で実施（バイアスは上部電極に印加）。

結果と考察

A/Z/A MIMキャパシタ構造とMWAチャンバーを図1a,bに示し、1400W 5分アニール後の断面TEM像（図1c）では完全結晶化したZrO₂層と明確なスタック層が観察されました。図2aは4アニールパワーでの静電容量密度累積確率を示し、50%確率点で0、700、1050、1400Wそれぞれ7.34、8.87、8.96、9.06fF/μm²。狭い分布は優れたアニール均一性を示します。インセットは典型的C-V曲線。Al₂O₃寄与（κ≈8）を除いたZrO₂誘電率は0、700、1050、1400Wでそれぞれ28.3、40.1、41.0、41.9。1400Wで40%増加は高度結晶化によるものです。XRD解析（図2bインセット）で正方晶（111）ピークが約30.7°に出現し、κ値最大46.6で知られる正方晶相への転移を確認しました。

BEOL統合にはプロセス互換性が不可欠です。温度曲線（図3）では700、1050、1400Wでピーク基板温度260、350、400℃であり、400℃ BEOL制限内です。420℃ 10分RTA（κ≈40達成）と比較しても、MWAは大幅に低い熱予算と高損失材料への選択的加熱を提供します。漏れ特性（図4a）は全サンプルで二領域挙動を示し、異なる伝導メカニズムを示唆。±4Vでの漏れ密度は成膜直後1.06×10⁻⁷から1400Wで1.92×10⁻⁵ A/cm²へ2桁増加（粒界誘起リークパス）。しかし実用的な2V動作点では漏れ密度は低く維持（1.23×10⁻⁸ vs 1.36×10⁻⁸ A/cm²）。耐圧は9.8Vから約9Vにわずかに低下（微細構造変化反映）。

伝導メカニズムは高電界J-Eデータを電界支援トンネリング（FAT）モデルにフィッティングして検証。ZrO₂層の正確な電界はガウスとキルヒホッフの法則で導出。ln(J/E_Z²)対1/E_Zの線形フィット（図5）で高電界でのFAT優位を確認。抽出されたトラップ障壁高（φ_t）はボトム注入で成膜直後0.73eVから1400Wで0.35eVへ低下し、粒界に関連する浅いトラップ導入を示唆。低電界ではトラップ支援トンネリング（TAT）が支配的です。

結論

ALD作製Al₂O₃/ZrO₂/Al₂O₃ナノスタックMIMキャパシタに1400W、5分MWAを施すと、静電容量密度9.06fF/μm²（23.4%向上）、ZrO₂誘電率41.9（約40%増大）を達成し、正方晶相への高度結晶化によるものです。プロセスは基板温度400℃以下で完全BEOL互換。2Vでの漏れ電流はほぼ変わらず、高電界ではFAT、低電界ではTATが支配的。MWAはCMOS統合におけるMIMキャパシタ性能向上のための有望な低熱予算技術です。

略語

A/Z/A:

Al₂O₃/ZrO₂/Al₂O₃

ALD:

原子層堆積

BEOL:

バックエンドプロセス

C-V:

容量-電圧

DRAM:

ダイナミックランダムアクセスメモリ

FAT:

電界支援トンネリング

ITRS:

国際半導体技術ロードマップ

I-V:

電流-電圧

MIM:

金属-絶縁体-金属

MWA:

マイクロ波アニーリング

PECVD:

プラズマ強化化学気相成長

RF:

高周波

RTA:

急速熱アニーリング

TAT:

トラップ支援トンネリング

TEM:

透過電子顕微鏡