埋め込みキャリア再結合領域を持つ高ホールド電圧SCRによるラッチアップフリーESD保護

概要

CMOSプロセス互換の新規高ホールド電圧シリコン制御整流器（HHV-SCR）を提示。優れた静電気放電（ESD）保護を提供するよう設計。正孔（または電子）再結合領域（H-RRまたはE-RR）を統合することで、デバイスは寄生PNP（またはNPN）トランジスタのベースにおける少数キャリアを軽度ドープN⁺（またはP⁺）層で再結合させるだけでなく、表面アバランシェキャリアを抑制する追加再結合層を導入。この二重層アプローチでホールド電圧（V_h）を8.1 Vまで上昇させ、典型的な低電圧トリガーSCRの1.8 Vの4倍以上を達成。同時に高故障電流（I_t2 > 2.6 A）を維持し、フィギュアオブメリット（FOM）を400%以上向上。

はじめに

半導体集積の微細化進行に伴い、静電気放電（ESD）がデバイス信頼性に与える影響が増大。ダイオードやゲート接地NチャネルMOSFET（ggNMOS）など従来のESD保護素子は堅牢だが、大きなシリコン面積を占有。低電圧トリガーSCR（LVTSCR）は、単位面積あたり高電流能力と埋め込み低トリガー電圧（V_t1）ggNMOSによる高速応答でコンパクトな代替案として登場。しかし、LVTSCR固有の強い正帰還によりホールド電圧（V_h）が1–2 Vと非常に低く、ラッチアップや過渡誤トリガーを誘発する恐れがある。V_h上昇のための既存戦略（N⁺ ESD領域追加、P⁺ LDD層、エミッタ電圧クランプ技術等）は通常追加マスク工程を要し、追加電力損失や非調整可能なV_hでESD性能を劣化させる可能性がある。

本研究では、追加マスクやプロセス工程なしで高V_h、高故障電流（I_t2）、調整可能なV_hを同時達成する新規高ホールド電圧SCR（HHV-SCR）を提案。伝送線路パルス（TLP）試験で、V_hを8 V超まで上昇可能でありながら、堅牢なI_t2と大きなFOMを維持することを確認。

方法

デバイス性能をSynopsys Medici TCADシミュレーションで評価。IMPACT.I、BGN、CONMOB、FLDMOB、SRH、SRFMOBモデルを用い、衝撃電離、バンドギャップ狭窄、キャリア移動度、ショックリー・リード・ホール再結合をモデル化。H-RRとE-RR構造を最適化し、V_hと電力密度（P_M）を最大化。作製したHHV-SCRと参照LVTSCRを市販TLPシステムで評価。

構造とメカニズム

概略断面図（図1a）とレイアウト図（図1b）で鍵となる革新を示す：フローティングN⁺とP⁺層がH-RRとE-RRを形成。H-RRでは、軽度ドープN⁺（TN⁺）がアノードP⁺領域に隣接し、追加P⁺（TP⁺）がフローティングN⁺隣接に配置。E-RRはカソード側でこの配置をミラー。高電圧ESDイベント時、低ブレークダウンTN⁺/P-well/TP⁺接合が最初にトリガーされ、アバランシェ電流が寄生バイポーラトランジスタを活性化。H-RR（またはE-RR）のフローティングN⁺（またはP⁺）がアノード（またはカソード）端から注入される少数キャリアを急速に再結合させ、寄生トランジスタの電流利得（β）を低下させ、表面バイポーラ効果を排除。同時に、再結合領域の追加P⁺（またはN⁺）層が表面アバランシェキャリアを捕獲し、表面電流パスをさらに抑制。この二重再結合メカニズムでホールド電圧を上昇させながら高電流能力を維持。

結果と考察

シミュレーション結果

LVTSCRとHHV-SCRのTCADシミュレーション（図2）で、固定デバイス長（d2 = 0.5 µm）でH-RR間隔（d1）を0.6 µmから0 µmへ縮小すると、HHV-SCRのV_hが4.6 Vから8.1 Vへ上昇。d1短縮でH-RRのフローティングN⁺再結合効率が向上、寄生β低下とV_h上昇をもたらす。d2を1 µmに延長すると、アクティブデバイス長増加でV_hさらに改善（図2b）。H-RR内に高濃度P⁺層追加（またはE-RR内にN⁺）で、追加層なしの7.1 Vから約9.5 VへV_h上昇（図2c）。フローティング層幅（d5）調整で、トリガー電圧（V_t1）を12 Vから9.0 Vへ調整可能、V_hに影響なし（図2d）、5 Vロジックファミリとの互換性を実現。

実験結果

全デバイスを総幅（W）50 µm、単一フィンガーレイアウトで作製し、パラメータ直接比較を可能に（表1、2参照）。TLP測定（図4）で、HHV-SCRのホールド電圧がd1を0.6 µmから0 µmへ縮小すると5.5 Vから8.0 Vへ上昇し、LVTSCRの1.8 Vを上回る。d2を1 µmに増加でV_hさらに上昇（図5）。クランプ電圧（V_CL）は許容範囲内（HBM = 2 kV、I_TLP = 1.3 A）で50 µmデバイス、ただしより強いESDストレスでは限定デバイス幅が課題に。フィンガー幅を300 µmに拡張（d1 = 0.6 µm、d4 = 0.5 µmまたは0 µm）でV_CL維持しつつ、極めて低い動的抵抗（R_dy ≈ 0.7 Ω）、優れたESD堅牢性（It2 > 10 A）、高V_h（6.7 V）を実現。H-RR内の追加P⁺の影響は、d4 = 0 µmとd4 = 0.5 µmデバイスの性能差で確認。

結論

標準CMOSプロセス互換のHHV-SCRは、従来LVTSCRの1.8 Vを450%以上上回る8 V超のホールド電圧を実現しながら、高故障電流と400%以上改善したFOMを維持。デバイスのV_hは面積や電流能力を犠牲にせず5.5 Vから8.1 Vへ調整可能、電力密度性能はベースラインLVTSCRを200%以上上回る。これらの結果は、HHV-SCRが現代ESD保護向けのコンパクト、ラッチアップフリー、堅牢なソリューションであることを確立する。

略語

ESD

静電気放電

SCR

シリコン制御整流器

HHV-SCR

高ホールド電圧SCR

LVTSCR

低電圧トリガーSCR

TLP

伝送線路パルス

H-RR

正孔再結合領域

E-RR

電子再結合領域

FOM

フィギュアオブメリット

HBM

ヒューマンボディモデル

V_h

ホールド電圧

V_t1

トリガー電圧

I_t2

故障電流

V_CL

クランプ電圧

R_dy

動的抵抗