過渡応答強化とPSR向上を実現した高安定性電圧レギュレータ

概要

本稿では、過渡応答強化と過電流保護（OCP）を統合した高安定性電圧レギュレータ（VR）を提案します。低電圧デバイスの性能と面積の利点を考慮し、提案VRのほとんどの制御部分を制御出力電圧で駆動することで、電源電圧除去比（PSR）向上を伴う自己給電技術（SPT）を形成しています。さらに、動的負荷技術（DLT）により安定性と過渡応答を強化しています。また、過負荷状態下でVRを保護するため、埋め込み型過電流フィードバックループも採用しています。提案VRは標準的な350 nm BCDプロセスで実装され、5.5-30 Vの入力電圧、0-30 mAの負荷範囲、0.1-3.3 μFの出力容量で安定動作します。40 mAの電流制限で、2.98 μV/Vのラインレギュレーションと0.233 mV/mAのロードレギュレーションを達成し、0.1 μF出力容量で10 MHzまで-64 dB以上のPSRを実現しています。

はじめに

現代のナノメータースケールSoC（System on Chip）設計では、様々なサブブロックが特定の機能を達成するために異なる電源レールを必要とします。また、SoCシステム全体が幅広い入力電圧範囲で動作し、電源条件の変化に影響されずに高性能を提供する必要があります[1]。したがって、ナノメータースケール技術で実装された広入力電圧範囲電圧レギュレータ（VR）は、この種のアプリケーションに最適な候補の一つとなります。スイッチングレギュレータやチャージポンプなどのスイッチング方式と比較して、リニアVRは高精度、低出力ノイズ、小型という利点があります。ほとんどのリニアVRは単一電源で電圧調整機能を果たしますが、広電源電圧範囲、低ノイズ、高速過渡応答、高負荷能力、追加保護機能の組み合わせを実現できるものはごくわずかです[2-4]。

広電源電圧範囲を実現するには、高耐圧トランジスタの利用が必要ですが、これらは通常より大きな面積を占有し、標準トランジスタと比較して性能が劣ります。高電圧トランジスタの使用を減らす既存の解決策として、プリレギュレータ法[5,6]と低電圧トランジスタスタック法[7,8]があります。前者は追加のプリレギュレータを用いてコアレギュレータ用の内部電源電圧を生成します。後者は、トランジスタの端子電圧を技術限界内に保つよう設計されたスタック低電圧トランジスタを実装します[7]。しかし、これらの手法は電圧ヘッドルームを制限します。本稿では、自己給電技術（SPT）を採用して広電源電圧範囲を実現します。これは、調整ループ内のほとんどのコアモジュールを、提案VRの制御出力電圧で駆動することを意味します[9]。追加回路なしで、SPTによりVRの性能を向上させ、高電圧デバイスの数を削減できます。

SPTを用いることで、誤差増幅器（EA）の第1ゲイン段を提案VRの制御出力電圧で駆動できます。EAの第2段を慎重に設計することで、入力電圧の高周波ノイズがEA出力電圧に与える影響を小さくできます。さらに、本稿ではN型パワートランジスタアーキテクチャを採用しています。したがって、提案レギュレータは高い電源電圧除去比（PSR）と良好なノイズ性能を持ちます[10-15]。

高速過渡応答もVRの性能を測る重要な指標です[16-20]、通常は追加の高速化ループで実現されます[21]。本稿では、動的負荷技術（DLT）により過渡応答強化を実現します。過渡応答手順中、DLTは負荷条件に応じて変化する追加電流を動的負荷として導入することで、制御出力電圧のオーバーシュートとアンダーシュートを抑制します[9]。

DLTの助けにより、追加負荷電流が非支配極位置の変動を減らすため、広負荷範囲でのループ安定性が強化されます。ループを安定化するため、ミラー補償とヌルリング抵抗を用いて低周波極と追加のゼロを生成し、出力極を補償します。さらに、出力コンデンサと直列の抵抗がもう一つのゼロを導入し、パワートランジスタの寄生ゲート容量による極を補償します[6,9,22,23]。

最後に、提案VRの過電流破損を防ぎ信頼性を向上させるため、埋め込み型電流制限ループを設計しました[9,24-27]。

本稿の構成は以下の通りです。「手法」セクションで、過電流保護（OCP）回路、DLTと過渡応答強化回路、安定性向上手法、PSR解析を含む提案VRの原理とメカニズムを説明します。「結果と考察」セクションで性能結果と関連文献との比較を示します。「結論」セクションで提案VRの結論をまとめます。

手法

提案VRの詳細回路を図1に示します。標準低電圧MOSトランジスタ、高電圧トランジスタ、バイポーラトランジスタ、N型デプレッションLDMOS（横方向拡散MOS）トランジスタ、ダイオードをそれぞれM_n、HV_n、Q_n、DN_n、D_nと表記します（nは関連デバイスの通し番号）。

提案VRは主に5つのサブモジュールで構成されます：電流バイアス、OCP、DLT、EA、出力段。電流バイアス回路はレギュレータシステム全体のバイアス電流を供給します[12,14]。基準電圧は様々な方法で生成可能です[1]、詳細回路はここでは省略します。埋め込み型電流制限ループがOCP回路として機能し、負荷電流をプリセット値に制限します。DLTにより実装される過渡応答強化回路は、過渡手順中に負荷電流を適応的に変化させることで、オーバーシュートとアンダーシュートを抑制します。負のフィードバック調整ループはEAと出力パワー段で形成され、出力電圧を調整します。出力電圧V_OUT、ひいてはフィードバック電圧V_FBが目標値より低いと仮定すると、調整ループの助けによりパワートランジスタDN1のゲート電圧が引き上げられ出力電圧が上昇し、逆もまた然りです。最終的に出力電圧は以下で安定化します：

$$ V_{\mathrm{OUT}}\approx V_1=V_{\mathrm{REF}}\left(R_{\mathrm{f1}}+R_{\mathrm{f2}}\right)/R_{\mathrm{f2}} $$ (1)

図1から、提案VRの出力電圧がEAの第1ゲイン段にも電源供給していることがわかります。これはSPTと呼ばれます。この電源多重化技術により、調整ループ内のほとんどのデバイスを低電圧デバイスで実装できます。高電圧対応品と比較して、低電圧デバイスは高性能、低コスト、小面積であり、提案調整ループがより容易に良好な調整能力を達成できます。EAの第2段については、Q3とQ4を追加してグランド電源レールを持ち上げ、M7のドレイン-ソース電圧V_{DS_M7}を制限しています。つまり、Q3とQ4がM7を大きな電圧ストレスから保護します。

簡潔化のため、以降の解析では簡略化回路を用いて革新的アイデアを説明します。

提案OCP回路

図2に提案OCP回路を示します。提案電流制限ループは、異なる負荷条件に応じて動作モードを自動的に切り替えます。過負荷時にパワートランジスタのゲート電圧を低下させることで、提案VRの最大電流を制限できます。

提案OCPのメカニズムは以下の通りです。サンプリングトランジスタDN2が、負荷電流I_Loadとほぼ等しいDN1を流れる電流を比例的に検知し、R_S1両端の電圧降下V_RS1が負荷電流レベルを反映します。V_RS1がQS1のターンオン電圧に達すると、HV8とHV9がカレントミラーを形成し、EAの第2段から電流をバイパスさせます。これによりDN1のゲート電圧が引き下げられ、負荷電流がプリセット値に制限されます。これは以下で表されます：

$$ I_{\mathrm{Load}}\le N\times \left(V_{EB(\mathrm{QS}1)}/R_{S1}\right) $$ (2)

ここでNはDN1とDN2のサイズ比です。Q5とHV6の目的は、HV7に適切なバイアス電圧を供給し、QS1を過電圧状態から保護することです。

提案OCPには埋め込み型負のフィードバックループがあります。この電流制限ループのループゲインTと支配極p_dominantは以下で与えられます：

$$ T={g}_{m\_\mathrm{DN}2}{R}_{S1}{g}_{m\_\mathrm{QS}1}{R}_{\mathrm{gate}\_\mathrm{OC}} $$ (3)

$$ {p}_{\mathrm{dominant}}=1/\left({R}_{\mathrm{gate}\_\mathrm{OC}}{C}_{\mathrm{gate}}\right) $$ (4)

ここで、g_{m_DN2}とg_{m_QS1}はそれぞれDN2とQS1のトランスコンダクタンスです。R_{gate_OC} ≈ (g_{m_HV10}r_{o_HV10}r_{o_M10}) || r_{o_M7} || r_{o_HV9}、C_gate ≈ C_{gs_DN1}は、過電流時にパワートランジスタDN1のゲートノードにおける等価出力抵抗と容量です。提案VRが過電流なしで正常動作時は、HV9がカットオフ領域にあり、DN1のゲートノードにおける等価出力抵抗R_gateは[(g_{m_HV10}r_{o_HV10}r_{o_M10}) || r_{o_M7}]で表されます。

提案DLTと過渡応答強化回路

図3にDLTを用いた過渡応答強化回路を示します。負荷電流はVgs_DN1に比例し、Vsg_M9に反比例するため、M9を流れる電流は軽負荷時に大きく、重負荷時にゼロに近づきます。したがって、負荷電流が増加するにつれて、総出力負荷に減少電流が導入されます。この方法により、この回路を動的負荷と等価とみなせ、調整ループの過渡応答強化と安定性向上の両方に役立ちます。

詳細な過渡応答強化動作原理は以下の通りです。負荷電流が急激に減少した場合、ループ調整能力とスルーレートの限界により、パワートランジスタDN1を流れる電流は即座には変化しません。この電流（図4aの黄色パス）が出力電圧のオーバーシュートを引き起こし、R_S2とM9の電圧降下を増加させます。すると、制御出力でR_S2とM9を流れる追加電流（図4aの青パス）が生成され、不要な黄色パス電流を打ち消します。したがって、出力電圧スパイクが効果的に減少します。

図4bは軽負荷から重負荷への負荷電流変化のケースを示し、制御出力でアンダーシュートが発生し、R_S2とM9を流れる電流が減少します。これは負荷電流の減少と等価であり、パワートランジスタDN1を流れる正味電流が増加し、アンダーシュート電圧抑制が達成されます。

M9を過電流から保護するため、QS2とD1を追加しました。R_S2両端の電圧がQS2のターンオン電圧より大きくなると、余分な電流がQS2とD1に流れます。M9の最大電流は以下で設定されます：

$$ I_{\mathrm{M}9\_\max}\le \left(V_{BE\_ QS2}/R_{S2}\right) $$ (5)

D1の目的は、QS2が逆増幅領域に入って逆電流が流れるのを防ぐことです。これはM9電流制限機能の異常状態です。

提案VRの安定性向上

図5に示すように、制御ループには3つの極ω_p1、ω_p2、ω_p3と2つのゼロω_z1、ω_z2があり、提案VRのループゲインは：

$$ A_{\mathrm{Vloop}}=A_O\beta $$ (6)

ここで、A_OはVRの開ループゲイン、βはフィードバック係数です。

$$ A_O=A_{\mathrm{CD}0}A_{E0}\frac{\left(1+s/{\omega}_{Z1}\right)\left(1+s/{\omega}_{Z2}\right)}{\left(1+s/{\omega}_{P1}\right)\left(1+s/{\omega}_{P3}\right)\left(1+s/{\omega}_{P2}\right)} $$ (7)

$$ \beta =\frac{R_{\mathrm{F}2}}{R_{\mathrm{F}1}+R_{\mathrm{F}2}} $$ (8)

ここで、A_CD0 ≈ 1は電圧フォロワとして動作するパワー段の低周波ゲイン、A_E0はEAの低周波ゲインです。

$$ A_{E0}={g}_{m\_Q1}\left({r}_{o\_M4}\parallel {r}_{o\_M6}\right){g}_{m\_M7}{R}_{\mathrm{gate}} $$ (9)

ミラー効果とDN1ゲートノードの寄生容量を考慮すると、極とゼロは以下のように書けます[13]：

$$ {\omega}_{p1}=1/\left[{g}_{m\_M7}{R}_{\mathrm{gate}}{C}_c\times \left({r}_{o\_M4}\parallel {r}_{o\_M6}\right)\right] $$ (10)

$$ {\omega}_{p2}={g}_{m\_M7}/{C}_{\mathrm{gate}} $$ (11)

$$ {\omega}_{p3}=1/\left\{\left[{R}_L\parallel \left({g}_{m\_\mathrm{DN}1}^{-1}\parallel {R}_{\mathrm{DLT}}+{R}_0\right)\right]{C}_{\mathrm{OUT}}\right\} $$ (12)

$$ {\omega}_{z1}=1/\left[{C}_c\left({R}_c-1/{g}_{m\_M7}\right)\right] $$ (13)

$$ {\omega}_{z2}=1/\left[\left({R}_0\parallel {R}_L\right){C}_{\mathrm{OUT}}\right] $$ (14)

ここで、R_DLTは過渡応答強化回路の等価抵抗、C_OUTは提案VRの出力コンデンサです。

補償コンデンサC_Cがノードp1でのミラー効果により(g_{m_M7}R_gate)倍に拡大されるため、極ω_p1が支配極となります。第2の極はω_p3であるべきです。なぜならC_OUTは通常数マイクロファラドの範囲だからです。寄生容量C_gateは比較的大きいですが、ノードp1の等価容量と出力コンデンサの両方より小さいです。また、ノードp2の抵抗は単に1/g_{m_M7}です。したがって、極ω_p2は高周波に位置します。ゼロω_z1は中周波極ω_p3を打ち消すためのものです。抵抗R₀はゼロω_z2を生成し、内部寄生極ω_p2を補償します。提案VRの安定性は抵抗R₀の増加とともに向上します。しかし、R₀は負荷電流による電圧降下で出力電圧誤差を増加させます。したがって、R₀は出力電圧精度とループ安定性の良いトレードオフになるよう適切な値に設定すべきです。

DLTなしの従来電圧レギュレータでは、負荷電流変化によるパワートランジスタトランスコンダクタンス変化で、出力ノードの極が異なる周波数に位置します。負荷電流増加に伴い、パワートランジスタのトランスコンダクタンスg_{m_DN1}が増加し、出力極が高周波側へ移動しますが、他のゼロと極は同じ位置に留まります（図6a）。これによりシステムの周波数補償がより困難になり、軽負荷時の過渡応答が遅くなる可能性があります。より深刻なのは、システムが不安定になる可能性があることです。

提案DLTの助けにより、提案VRは異なる負荷でより良い安定性を持ちます。前述の解析の通り、定常状態では動的負荷回路を流れる電流は負荷電流増加に伴い減少し、逆もまた然りです。この電流はDN1によって供給されるため、より広い負荷電流範囲でDN1のトランスコンダクタンス変動を抑制でき、提案DLTの使用により広い負荷範囲でのシステム安定性と帯域幅の恒常性に役立ちます。提案VRの周波数応答は図6bに示され、高速過渡応答とともに安定性を保証します。

出力コンデンサがゼロω_z2の位置を設定します。ゼロ-極を適切に配置することで、異なるC_OUTでシステムの安定性が向上します。

提案VRのPSR解析

PSR（電源電圧除去比）は電圧レギュレータの性能を測る重要なパラメータの一つで、電源電圧から生じる高周波リップルとノイズに対する除去能力を指します。Gupta[12]によるPSR解析手法を採用します。その主な考えは、レギュレータシステム全体を電圧分割モデルに簡略化することです。図7に示すように、V_ddからV_outへのノイズパスは2つあります：パス1はパワートランジスタDN1のドレインからV_outへ直接ノイズを伝達；パス2はEAの第2段からパワートランジスタDN1のゲートへ。パス2の影響は以下で表されます：

$$ A_{\mathrm{path}2}\approx \frac{r_{o\_M7}}{g_{m\_\mathrm{HV}10}r_{o\_\mathrm{HV}10}r_{o\_M10}} $$ (15)

式(15)に示すように、提案SPTとカスコードカレントミラー構造の助けにより、A_path2は非常に小さくなります。これにより、PSR解析ではパス1の影響が支配的になります。

提案VRの簡略化PSRモデルを図8に示します。r_{o_DN1}はノイズパス1を考慮したパワートランジスタDN1の出力抵抗、制御電流源はノイズパス2に由来、Z_BはR_F1、R_F2、R₀、C_OUTで構成され高周波でフィルタとして機能、Z_{SH_FB}は負のフィードバックループの機能を含む等価インピーダンスです。Z_{SH_FB}は以下で与えられます：

$$ Z_{SH\_ FB}=\frac{1}{g_{m\_ DN1}\left(1+\beta A_E\right)} $$ (16)

ここで、g_{m_DN1}はパワートランジスタDN1のトランスコンダクタンスです。したがって、PSR伝達関数は以下で表されます：

$$ \mathrm{PSR}=\frac{V_{\mathrm{out}}}{V_{\mathrm{dd}}}=\frac{\left(1+g_{m\_\mathrm{DN}1}r_{o\_\mathrm{DN}1}A_{\mathrm{path}2}\right)\left(Z_B\parallel Z_{\mathrm{SH}\_\mathrm{FB}}\right)}{r_{o\_\mathrm{DN}1}+Z_B\parallel Z_{\mathrm{SH}\_\mathrm{FB}}} $$ (17)

HV10の固有利得をパワートランジスタDN1より意図的に大きく設定することで、g_{m_DN1}r_{o_DN1}A_path2 ≪ 1を達成し、制御電流源を無視できます。PSRの式はさらに簡略化できます：

$$ \mathrm{PSR}\approx \frac{Z_B\parallel Z_{\mathrm{SH}\_\mathrm{FB}}}{r_{o\_\mathrm{DN}1}+Z_B\parallel Z_{\mathrm{SH}\_\mathrm{FB}}} $$ (18)

Z_BとZ_{SH_FB}は周波数変化とともに変化するため、PSRの周波数特性を解析する必要があります。

低周波

低周波ではEAのゲインが非常に高く、C_OUTを解放路とみなせます。したがって、Z_B ≫ Z_{SH_FB}で、PSRは以下のように書けます：

$$ \mathrm{PSR}_{\mathrm{LF}}\approx \frac{1}{g_{m\_\mathrm{DN}1}r_{o\_\mathrm{DN}1}\left(1+\beta A_{E0}\right)} $$ (19)

中周波

中周波ではループゲイン減少によりZ_{SH_FB}のインピーダンスが増加します。この段階ではZ_{SH_FB}はまだ小さく、PSRは主にループゲインの影響を受けます。式(7)に関して、PSRは以下で表されます：

$$ \mathrm{PSR}_{\mathrm{MF}}\approx \frac{1}{g_{m\_\mathrm{DN}1}r_{o\_\mathrm{DN}1}\left(1+\beta A_{E0}\right)}\frac{1+s/{\omega}_p}{1+s/\left[{\omega}_p\left(1+\beta A_{E0}\right)\right]} $$ (20)

式(20)に示すように、単利得周波数内で周波数増加に伴いPSRは悪化し、出力電圧ノイズがより深刻になります。

高周波

周波数増加により、Z_{SH_FB}が大きくなり、最終的に1/g_{m_DN1}に近づきます。C_OUTのインピーダンスは小さくなりますが、R₀よりはまだはるかに大きいため、R₀は前と同様に省略できます。高周波PSRは、r_{o_DN1}と1/g_{m_DN1}をC_OUTと並列接続したものの間の電圧分割に依存し、以下で表されます：

$$ \mathrm{PSR}_{\mathrm{HF}}\approx \frac{1}{g_{m\_\mathrm{DN}1}r_{o\_\mathrm{DN}1}}\frac{1}{1+sC_{\mathrm{OUT}}/g_{m\_\mathrm{DN}1}} $$ (21)

高周波では、C_OUTのフィルタリング特性により出力電圧ノイズを大幅に抑制できます。

前述の解析の通り、提案VRの全周波数範囲での優れた耐ノイズ能力は3つの側面で保証されます。第一に、高ループゲインを採用；第二に、SPTにより電源ノイズがパワートランジスタゲートに与える影響を小さく；第三に、出力コンデンサC_OUTがフィルタリング特性で高周波PSRを向上。

結果と考察

提案VRを標準的な0.35-μm BCD技術で実装しました。図9に作製レギュレータのチップ写真を示し、VRのアクティブコア面積は290 μm × 900 μmです。

提案VRの制御出力電圧は5 Vで、電源電圧範囲は5.5-30 Vです。出力コンデンサは低コストセラミックコンデンサで、容量は100 nFから3.3 μFまで設定可能です。

図10に、100 nFと3.3 μF出力コンデンサでの異なる負荷条件下の提案VR周波数応答を示します。提案LDOは幅広い出力コンデンサ値範囲で安定性を維持でき、ループ周波数応答波形は0 mAと30 mA負荷電流間で非常に小さな差しかなく、これは前述の提案DLTの恩恵です。

0.1 μF出力コンデンサでのPSR検証結果を図11に示します。低周波で-110 dB、10 MHzまで-64 dB以上を達成しています。低周波では高ループゲインにより良好なPSRを持ちます。単利得周波数内で支配極ω_pのためPSRが悪化します。出力コンデンサC_OUTが高周波でのPSR特性を改善します。これらの結果は前述の解析と一致し、提案VRが全周波数範囲でより良いPSRを得ることを示しています。

提案VRのラインレギュレーション結果を図12に示します。入力電圧範囲5.5-30 Vで出力電圧はわずか73.53 μVしか変化せず、ラインレギュレーションは2.98 μV/Vのみです。これは提案SPTの有効性を確認しています。

図13に異なる負荷電流による出力電圧の過渡応答を示します。負荷電流が0から18 mA、28 mA、32 mAに変化した時、制御出力電圧の電圧スパイクとディップはそれぞれ約43 mV、65 mV、83 mVです。これによりロードレギュレーションは0.233 mV/mAとなり、これは主に幅広い出力容量範囲での安定性のためのR₀によるものです。

測定されたOCPを図14に示します。OCPの有効性を検証するため、図14aでショートサーキットを採用しました。図14aに示すように、出力電圧がグラウンドまで引き下げられる過電流発生時に、提案VRの出力電流は約40 mAで維持されます。図14bは過電流と正常負荷間の過渡応答を示し、提案VRが過負荷解除時に自己回復能力を持つことを示しています。

表1に提案LDOと以前発表されたいくつかのLDOの性能比較を示します。比較すると、このLDOは提案SPTの恩恵で最高のラインレギュレーションとPSRを持っています。より先進的なプロセスで製造すればアクティブ面積はさらに縮小可能です。

表2に広電源電圧範囲を持つLDOに焦点を当てた別の性能比較を示します。提案DLTとSPTの助けにより、この研究は最高のラインレギュレーションと最広電源電圧範囲を持っています。追加のOCP機能により、この研究はより競争力があり信頼性が高いです。

結論

DLTとOCPを備えた高安定性SPT VRを標準的な0.35-μm BCDプロセスで実装しました。SPTの助けにより、調整ループの大部分が制御出力電圧で駆動され、安定性とPSR向上に有利です。提案DLTは過渡応答と安定性に役立ちます。さらに、埋め込みOCP回路が過負荷やショートサーキットからVRを保護します。提案VRのラインレギュレーションは、VDD 5.5-30 Vで制御出力電圧5 Vの時に2.98 μV/V、ロードレギュレーションは負荷電流0-30 mAで0.233 mV/mAです。提案過渡応答強化回路により、負荷電流変化時のオーバーシュートとアンダーシュート電圧も小さいです。低周波PSRは-110 dB、10 MHzまで-64 dB以上です。幅広い出力コンデンサと負荷電流範囲で高いループ安定性が達成可能であり、提案VRは出力コンデンサと負荷電流の変動下で高性能と信頼性を必要とするアプリケーションに適しています。