ゲート回路の簡略化：ブール代数によるステップバイステップ手法
複雑性を低減し、消費電力を削減し、信頼性を向上させる、明確で体系的な回路簡略化の技術を習得しましょう。
刈り込みが必要な半導体ゲートネットワークから始めます。信号A、B、Cはスイッチ、センサ、または他のゲートから供給されますが、それらの起源は簡略化プロセスには無関係です。
回路簡略化のためのブール式の書き方
最初のステップは、回路をブール用語で表現することです。各ゲートの出力に、その入力を反映した部分式をラベル付けします。ORゲートは加算（+）に、ANDゲートは乗算（・）に対応することを思い出してください。
最初の3つのゲートについて、以下を得ます：
次のゲートに進むと：
最終出力Qは以下のように表現されます：
ブール式が得られたら、ブール代数を適用して最も少ないゲート数となる最簡形に簡略化します。簡略化の結果は：
元の式と簡略化された式の真理値表を比較し、全8通りの入力組み合わせで一致することを確認してください。
ブール式から回路図の生成
簡略化された式を回路図に戻します。標準的な数学的優先順位（乗算優先、括弧内優先）で式を評価し、対応するゲートを配置します。
まず、部分式 A + C のORゲートを構築します：
次に、BをOR出力にANDゲートで接続します：
結果として、5ゲートだった設計が2ゲートのみとなり、応答速度向上、消費電力低減、コスト削減、信頼性向上を実現します。
電磁リレー回路へのブール簡略化の適用
リレー回路は半導体ゲートより低速で消費電力が大きいですが、ブール簡略化の恩恵を受けます。次の例を考えてみましょう：
まず、リレー回路図をブール式に変換します。直並列抵抗ネットワークの簡略化になぞらえるとわかりやすいです：直列接点は乗算、並列接点は加算のように振る舞います。
参考として、類似の抵抗ネットワークとその合成抵抗式を示します：
ブール式を書く際、各ラング（段）に部分式をラベル付けして論理を整理します：
ブール代数を適用して式を最簡形に縮約します。例えば：
数学的には、ルール A + AB = A を拡張して A + AB + AC + AD + … = A とし、1ステップで簡略化できます。
簡略化されたリレー回路は、より少ない接点で同一の機能を維持します：
重要なポイント
- ゲート回路をブール式に変換するには、各ゲート出力に部分式をラベル付けし、最終出力まで積み上げます。
- ブール式をゲート回路図に戻すには、乗算優先、加算次、括弧優先の順で評価します。
- ラダーロジックでは、接点を抵抗のように扱います：直列接点＝乗算、並列接点＝加算。段階的に単一式に縮約します。
- 逆変換（ブール式からラダーロジック）も同じ評価ルールに従います。
関連ワークシート
- 積和・和積式ワークシート
- ブール代数ワークシート
産業技術