T型ゲートデュアルソーストンネル電界効果トランジスタのアナログ/ RF性能

メソッド

T型ゲートデュアルソーストンネル電界効果トランジスタ（TGTFET）の構造を図1に示します。ゲートの形状は、アルファベットの「T」（緑色の領域）に似ています。デュアルソース領域は、ゲートの両側にあります（サファイア領域）。チャネルトンネリングレートを上げるために、2つのn +ポケット（黄色の領域）が挿入されています[20、21、22]。 n +ドレインはチャネルの下部に配置されます。したがって、T字型のゲートは垂直方向と横方向の両方でn +ポケットと重なります。このようにして、トンネリング接合部の上部の電界を増加させることができます。電界の増強により、エネルギーバンドはより急に曲がります。最後に、コーナー電界の増強により、電子トンネリング速度が増強されます[26]。

提案されたT字型ゲートデュアルソーストンネル電界効果トランジスタ（TGTFET）の概略図

図2は、LTFET [23、24]、UTFET [25]、およびTGTFETのデバイス構造を示しています。ゲートのオーバーラップは、TGTFETのトンネリング効率を高めるのに役立ちます。 TGTFETのデュアルソース領域は、LTFETおよびUTFETと比較してトンネリングジャンクション領域を2倍にすることができます。

a の比較 提案されたTGTFET、 b UTFET、および c LTFET

シミュレーションで使用されるシリコンベースのTGTFET、UTFET、およびLTFETのパラメータは、次のとおりです。Hs=30 nm（ソース領域の高さ）、Hg =40 nm（凹型ゲートの高さ）、Wg =6 nm（ゲート領域）、Hc =15 nm（チャネル領域の高さ）、Tp =5 nm（n +ポケットの厚さ）、 ϕ =4 。 33 eV（ゲート仕事関数）、Tox =2 nm（HfO ₂ の厚さ ゲート誘電体）、 N _S =1×10 ²⁰ cm ^-3 （p +ソースドーピング濃度）、 N _D =1×10 ¹⁹ cm ^-3 （n +ドレインドーピング濃度）、 N _sub =1×10 ¹⁷ cm ^-3 （p-基板ドーピング濃度）、および N _P =5×10 ¹⁸ cm ^-3 （n +ポケットドーピング濃度）。シミュレーションの幅係数はデフォルトで1μmです。

TGTFET、UTFET、およびLTFETのシミュレーションは、Silvaco AtlasTCADツールで実行されます。非ローカルBTBTモデルがこのシミュレーションに導入され、エネルギーバンドの空間的変動が考慮されます。これは、BTBTトンネリングプロセスの精度を高めるのに役立ちます。ロンバルディ移動度モデルは、チャネル移動度をより正確にするために考慮されます（横方向の場とドーピング濃度を含む表面散乱を考慮することによって）。フェルミ統計とバンドギャップ狭小化モデルは、高濃度にドープされた領域の効果に適合するように考慮されます。この論文では、Shockley-Read-Hall再結合モデルも考慮されています。

結果と考察

さまざまなパラメータを使用したデバイスメカニズムとDC特性

図3aは、ゲートオーバーラップがある場合とない場合のTGTFETの伝達特性を示しています。追加のゲートオーバーラップにより、 I _オン 7.5×10 ^-5 から増加 〜8.1×10 ^-5 A / μ V でのm _g = V _d =1V。図3bは、TGTFET、UTFET、およびLTFETの伝達特性曲線を示しています。比較をより正確にするために、これら3つのデバイスのシミュレーションモデルと幾何学的寸法は同一に設定されています。その結果、TGTFETでは I が約2倍に増加します。 _オン 図3bに示すように、LTFETおよびUTFETと比較。 SS _min TGTFETの速度は V で24.4mV / decです。 _g =0.1 V、SS _avg 0 V < V の場合、は51.5 mV / decです。 _g <0.5 V.スイッチング比（ I _オン / 私 _オフ ）は6.7×10 ¹⁰ V で _g = V _d =1Vおよび6.5×10 ⁸ V で _g = V _d =0.5V。

シミュレートされた a ゲートオーバーラップがある場合とない場合のTGTFETの伝達特性と b TGTFET、UTFET、LTFETの伝達特性

図4a、bは、5nmゲートオーバーラップがある場合とない場合のTGTFETのBBTレートを示しています。図4cから、ゲートの重なりが5 nmのデバイスは、デバイス表面の下の電子トンネル領域が広く、 I につながる可能性があることがはっきりとわかります。 _オン 増加しています。

a のシミュレートされたBBT電子トンネリング速度図 ゲートオーバーラップのないデバイス、 b 5 nmのゲートオーバーラップを備えたデバイス、および c デバイス表面から1nm下の2つのデバイスのBBT電子トンネル速度。 V _g = V _d =1 V

図5a、bは、ゲートオーバーラップがある場合とない場合のTGTFETの電界の3D図を示しています。図5aの破線の円に示すように、2つの電界ピークが5nmのゲートオーバーラップでTGTFETに現れます。ゲートのオーバーラップがないため、図5bには電界のピークは表示されません。図5cは、デバイスの表面下のエネルギーバンド構造を示しています。図5cの挿入図は、カットラインの位置を示しています。ゲートオーバーラップを使用すると、より大きなトンネリングウィンドウを取得できます。したがって、より高いBBT率と I _オン 達成することができます。

デバイスの電界の3D概略図 a オーバーラップと b 重複なし;シミュレートされた c ソースからポケット領域（酸化物界面から1 nm下）までのエネルギーバンド図

図6は、TGTFETのパフォーマンスに対するn +ポケットの影響を示しています。 私 _オフ 図6aに示すように、n +ポケットドーピング濃度の増加とともに急速に増加します。 SSが低く I が大きい _オン N の場合、n +ポケット（Tp）の厚さを7nmから3nmに減らすことで得られます。 _P =5×10 ¹⁸ cm ^-3 、図6bに示すように。同時に、図6bには、有意なサブスレッショルド電流は示されていません。図6aから、n +ポケットのドーピング濃度が比較的低いと、サブスレッショルド電流を抑えるのに役立つことが確認できます。

異なるn +ポケット a でシミュレートされたドレイン電流 濃度と b V での厚さ _d =1 V

ゲートの高さ（Hg）とチャネルの厚さ（Hc）の影響を、別々に図7a、bに示します。小さな私 _オン そして、Hgが増加しているときにSSの改善が現れます。 Hg =35 nmの場合、図7cに示すように、オン状態の電流経路に明らかなエネルギーバンドのこぶがあり、幸運な電子（トンネル接合を通過した電子）に対する特定の障害になります。 私 _on 下降。 Hgが増加すると、エネルギーバンドのこぶが弱まり、 I が発生します。 _オン とSSの改善。少し私 _オン 図7bに示すように、Hcが減少すると改善が得られます。ただし、Hcが5 nmに低下すると、しきい値以下の特性が大幅に低下することがあります。これは、図8に示すように、n +ポケットのコーナーでのしきい値以下のトンネル電流の増加によって説明できます。図8aは、Hc =5 nmの場合の明らかなオフ状態のバンド間トンネル現象を示していますが、図8bは私 _オフ Hc =5nmのときの電流密度。

a を使用したTGTFETのシミュレートされた転送特性 異なる水銀、 b 異なるHc、および c 電流経路上の伝導帯のこぶ

オフ状態のシミュレーション図 a BTBT電子トンネリング速度と b Hc =5nmのときの電流密度

図9に示すように、ドレインからソースへの電圧（ V ）の影響 _d ）もこのホワイトペーパーで考慮されています。 V の場合 _d <0.6 V、 I _オン V の増加とともに明らかに増加します _d 、図9aに示すように。これは、 V の増加に応じてpチャネルの電位がゆっくりと成長しているという事実によって説明されます。 _d その結果、pチャネルの抵抗が減少します。 V の場合 _d > 1.8 V、図9bに示すように、 I _オン V の増加に伴ってほとんど増加しません _d 、しかし私 _オフ かなり増加します。これは、 V の増加に伴い、n +ポケットのコーナーでのしきい値以下のトンネル電流が急速に増加するためです。 _d 。最後に、0.6 V < V の場合 _d <1.8 V、TGTFETは良好で安定した性能を示します。その結果、TGTFETはドレイン誘導障壁低下（DIBL）に対して堅牢であり、より広い印加電圧ダイナミックレンジで良好で安定した性能を示します。

a のシミュレートされたドレイン電流 V _d ≤1Vおよび b V _d ≥1V

TGTFET、UTFET、およびLTFETのアナログ/ RFパフォーマンス

図10は、 V でのTGTFET、UTFET、およびLTFETの伝達特性と相互コンダクタンス曲線を示しています。 _d =0.5 V.相互コンダクタンス（ g _m ）は、式（1）に示すように、伝達特性曲線の一次導関数から取得できます。 （1）[27,28,29]：

a 伝達特性と b V でのTGTFET、UTFET、およびLTFETの相互コンダクタンス曲線 _d =0.5 V

その結果、TGTFET（232μS/μm）の最大相互コンダクタンスは、図10に示すように、UTFET（120μS/μm）およびLTFET（110μS/μm）の最大相互コンダクタンスの約2倍になります。デュアルソースとゲートのオーバーラップによってもたらされる電流ゲイン。

図11は、出力特性、出力コンダクタンス（ g ）を示しています。 _ds ）、および出力インピーダンス（ R _o ）TGTFET、UTFET、およびLTFETの曲線。図11aに示すように、デバイスの出力電流は V の増加とともに増加することがはっきりとわかります。 _d 、ただし V の場合 _d 0.6 Vを超えると、出力電流が飽和する傾向があります。観察すると、TGTFETの出力電流がUTFETおよびLTFETの出力電流の2倍であることが簡単にわかります。図11bは、出力コンダクタンス（ g ）を示しています。 _ds ）および出力インピーダンス（ R _o ）TGTFET、UTFET、およびLTFETの曲線。 g _ds 式（1）に示すように、出力電流を導出することで求めることができます。 （2）[27、29] while R _o 出力コンダクタンスの逆数として表すことができます。

a 出力特性、 b 出力コンダクタンス（ g _ds ）、および c 出力インピーダンス（ R _o ）TGTFET、UTFET、およびLTFETの曲線

出力電流の利点により、TGTFETは最高の g を獲得します _ds 最小の R _o これらの3つのデバイスの。 1 Vゲートバイアス条件下で、TGTFETは最大の g を取得しました。 _ds 214μS/μmおよび最小 R _o 0.45 V V で4.6kΩ/μm _d 。同じゲートバイアス条件下で、UTFETとLTFETは最大の g を取得しました _ds 113μS/μmおよび105μS/μmと最小の R _o 0.4 V V で9.0kΩ/μmおよび9.6kΩ/μm _d 。

さらに、図11では、デバイスの出力特性の線形領域が特定の非線形性を示していることを確認するのは難しくありません。図11aに示すように、 R _o 最初に減少し、次に V の増加とともに増加します _d 。いくつかの研究グループは、この現象について対応する物理的プロセスを示しています[7、30]が、明確に説明されていないいくつかの問題がまだあります。ご存知のとおり、 R _o チャネル領域とトンネリングジャンクションの抵抗によって決定されます。 V の場合 _d <0.4 V、 R _o V の増加とともに減少します _d 。 V の場合、次の状況を考慮してください _d =0Vおよび V _g =1 V、幸運な電子はどれもドレイン側に掃引できず、図12a、bの赤い点線の枠に示すように、ほとんどすべての電子が比較的高いドレインバリアによってチャネル領域にトラップされます。 0 V < V の場合 _d <0.4 V、 V の増加に伴い _d 、ドレンバリアが弱くなります（図12bを参照）。したがって、チャネル領域にトラップされた電子は、ドレインバリアを通過して、ドレインによって収集される可能性があります。これは、チャネルからドレインへの電子の熱励起プロセスです。最後に、トンネリングジャンクションが完全にオンになっているため（ V の場合） _g =1 V）、トンネル電流は常に過剰な状態にあり、トンネル接合によって導入された抵抗は無視できます。このとき、 R _o チャネル抵抗と R によって決定されます _o ドレインバリアを通過する電子の熱励起プロセスによって決定されます。したがって、 R _o V の増加とともに減少します _d 。 V の場合 _d > 0.6 V、これら3つのデバイスは徐々に飽和領域に入り R _o 大きくなります。これは、 V の場合 _d が大きい場合、トンネリング接合部を通過するほとんどすべての電子は、比較的高い電界によってドレイン側に掃引されます。トンネル電流がドレイン電流の限界になります。この状態では、 R _o 主にトンネリングジャンクションによって決定されます。ただし、 V の間、トンネリング効率を大幅に向上させることはできません。 _d 増加しています。 V _d 図12bに示すように、トンネリングジャンクション（n +ポケット側）のエネルギーバンド構造にわずかな影響を及ぼします。その結果、トンネル電流が明らかに増加することはなく、 I はほとんどありません。 _オン V が継続的に増加すると増加します _d （ V の場合 _d > 0.6 V）、これはインピーダンスが増加することを意味します。さらに、0.4 V < V の場合 _d <0.6 V、 R _o チャネル抵抗とトンネリングジャンクションの両方によって決定されます。

a V でのエネルギーバンドの概略図 _d =0Vおよび V _g =1V。 b V のさまざまなバイアスでのエネルギーバンド図のシミュレーション結果 _d

上記の分析から、 R _o TFETの特性は、トンネリングプロセスとチャネル電子熱励起プロセスの両方の影響を受けます。主な物理的メカニズムが R を支配する可能性があります _o V でシフト _d 変化。最後に、 R _o 最初に減少し、次に増加するため、出力特性の非線形性が発生します。ちなみに、図11bを見ると、TGTFETの出力インピーダンスがUTFETやLTFETの出力インピーダンスよりもはるかに小さいことがわかります。これは、TGTFETのデュアルソースおよびラテラルゲートオーバーラップ構造によるトンネリング効率の向上によるものです。

図13は、異なる印加電圧でのTGTFET、UTFET、およびLTFETのエネルギーバンド構造を示しています。挿入図の赤い点線は、エネルギーバンドを描画する位置を表しています（これは、ソース領域の1/2の高さで、表面から15 nm下にあります）。 V で _d 0.1Vから0.5Vに増加すると、TGTFET、UTFET、およびLTFETのバンド構造には明らかな曲げ傾向があります。これは、ドレイン電圧がドレイン側近くのトンネル接合部の電位を引き下げる可能性があるためです。これは、TGTFET、UTFET、およびLTFETの場合、 V の増加を示しています。 _d 0.1〜0.5 Vは、トンネリング効率に役立ちます。ただし、 V の場合 _d > 0.5 V、 V によるエネルギーバンドの変化 _d 増加は言及する価値がありません。これは、図12bの分析結果と一致しています。

a のエネルギーバンド構造 TGTFET、 b UTFET、および c V でのLTFET _g =1

ご存知のように、ゲート容量（ C _gg ）デバイスの周波数特性に大きな影響を与える可能性があります。 TGTFET、UTFET、およびLTFETの場合、 C _gg 通常、 C で構成されます _gs （ゲートからソースへの容量）および C _gd （ゲートからドレインへの容量）。したがって、 C の特性 _gg 、 C _gs 、および C _gd デバイスの周波数特性とアナログアプリケーション能力を評価するために非常に重要です。特にTFETの場合、容量特性はMOSFETとはかなり異なります。ソース領域にトンネル接合が存在するため、TFETの C は通常小さいです。 _gs [1、11]。したがって、 C _gg TFETのは主に C によって決定されます _gd 。図14は、TGTFET、UTFET、およびLTFETの静電容量と V の関係を示しています。 _g V の下 _d =0.5Vおよび V _d =0 V、別途。

TGTFETの静電容量と V _g a の下 V _d =0Vおよび b V _d =0.5V.UTFETの静電容量と V _g c の下 V _d =0Vおよび d V _d =0.5V.LTFETの静電容量と V _g e の下 V _d =0Vおよび f V _d =0.5 V

図14a、bを観察すると、 C であることが簡単にわかります。 _gs 1 Vゲート電圧でのTGTFETの電圧は、 V で0.15fF /μmです。 _d =0Vおよび V で0.7fF /μm _d =0.5 V、これは C よりもはるかに小さい _gd （ V で5.8fF /μm _d =0Vおよび V で3.7fF /μm _d =0.5 V）。したがって、 C _gg TGTFETのは主に C によって決定されます _gd 。 V の場合 _d =0 V、 C _gg および C _gd V の増加に伴って急速に増加します _g 、図14aに示すように。これは、 V の増加に伴い _g 、電子はデバイスチャネルのゲート界面に凝集し、静電容量が急速に上昇します。 V の場合 _d =0.5 V、 C _gd V まで明らかに増加しません _g 図14bに示すように、は0.6Vを超えて増加します。これは、 V の場合 _g は低く、トンネリングジャンクションを通過してチャネルに入ることができる幸運な電子はごくわずかです。これらの幸運な電子のいくつかは再結合プロセスに参加し、他のほとんどは0.5Vのドレイン電圧のためにドレインによって急速に収集されます。したがって、これらの幸運な電子がデバイスチャネルに留まるのは非常に困難です。ただし、 V では _g 増加すると、幸運な電子の数が急速に増加します。現時点では、ドレイン収集も電子正孔再結合プロセスも、これらの幸運な電子を急速に枯渇させることはできません。したがって、チャネル内の電子濃度が増加し、静電容量が急速に増加します。その結果、 V の間、静電容量特性曲線は右にシフトする傾向があります。 _d 図14a、bに示すように、増加します。上記の分析と現象は、図14c–fに示すように、UTFETとLTFETにも当てはまります。さらに、0Vおよび0.5VでのUTFETのゲート容量 V _d それぞれ6.2fF /μmと5.1fF /μmに達し、LTFETのそれはそれぞれ3.4 fF /μmと2.7fF /μmに達しました。

LTFETのゲートとドレインの間に直接の重なりがなく、ゲートとドレイン間の距離が比較的遠いため、LTFETの静電容量特性は最高で C は最小です。 _gg 。対照的に、UTFETのゲートとドレインの間には直接重なりがあります。したがって、ドレイン側付近の電子はゲートによって制御されやすくなり、結果として C が大きくなります。 _gg UTFETの。 TGTFETの場合、ゲートとドレイン間の距離は近いですが、ゲートとドレインを分離できる低濃度のチャネル領域があります。したがって、TGTFETの静電容量はUTFETの静電容量よりも優れていますが、LTFETよりもわずかに劣っています。図15は、 C を示しています _gd V に対するTGTFET、UTFET、およびLTFETの特性 _d 異なる V _g 。図15a–vを観察すると、 C を見つけるのは難しくありません。 _gd これら3つのデバイスの特性は似ています。つまり、固定の V の場合 _g 、 C _gd V の増加とともに減少します _d 。一方、固定の V の場合 _d 、 C _gd V の増加とともに増加します _g 。

C _gd a の特徴 TGTFET、 b UTFET、および c LTFETと V _d 異なる V _g

ご存知のように、両方のカットオフ周波数（ f _T ）とゲイン帯域幅（GBW）は、デバイスの周波数特性を評価するための評価基準です。 f _T g の比率に依存します _m C へ _gg 、式に示すように。 （3）[30、31]。 10に等しい特定のDCゲインの場合、GBWは g の比率で表すことができます。 _m C へ _gd 、式に示すように。 （4）[17]：

図16は、 f の特性曲線を示しています。 _T およびTGTFET、UTFET、およびLTFETのGBW。 T字型ゲートによって導入されたデュアルソースおよびラテラルゲートオーバーラップなどの構造上の利点を利用して、TGTFETはUTFETおよびLTFETと比較して最も優れた周波数特性を取得します。 V の条件下で _d =0.5 V、 f _T TGTFETのGBWとGBWは、それぞれ最大値の11.9GHzと2.3GHzに達しました。ゲートとドレイン間の距離が長く、ゲート/ドレインのオーバーラップがないという利点により、LTFETは小さな C を取得します。 _gg そして良い周波数特性。 f _T LTFETのGBWは、それぞれ8.7GHzと2.1GHzに達します。 UTFETの容量特性はTGTFETやLTFETに比べて劣っています。これは、直接ゲート/ドレインがオーバーラップするためです。その結果、 f の最大値 _T UTFETのGBWは、4.1GHzと0.5GHzに別々にしか到達できません。

a の特性曲線 f _T および b V に対するTGTFET、UTFET、およびLTFETのGBW _g V で _d =0.5 V

結論

本論文では、良好な性能を備えたT型ゲートデュアルソーストンネル電界効果トランジスタ（TGTFET）を提案し、調査した。構造、メカニズム、およびTGTFETの特性に対するデバイスパラメータの影響について説明します。さらに、TGTFET、UTFET、およびLTFETの特性について説明し、このホワイトペーパーで比較します。トンネルジャンクションの面積を2倍にするために、デュアルソース領域が導入されています。ゲートオーバーラップとn +ポケットは、TGTFETのトンネル接合のトンネル効率を明らかに向上させることができます。最後に、印象的な特性を備えたTGTFET（ I _オン =8.1×10 ⁻⁵ A /μm、 I _オン / 私 _オフ =6.7×10 ¹⁰ およびSS _min =24.4 mV / dec）が得られます。同時に、TGTFETはDIBLに対して堅牢です。つまり、TGTFETは、より広い印加電圧ダイナミックレンジで良好で安定した性能を発揮できます。さらに、TGTFETのアナログ/ RF性能が研究され、UTFETおよびLTFETと比較されます。入出力特性、静電容量特性、GBW、 f などの重要なパラメータ _T 分析されます。ゲートとドレインが直接重なり合わないという利点により、TGTFETは比較的小さな C を取得します。 _gd および C _gg 。最後に、顕著な周波数特性（ f ）を備えたTGTFET _T =11.9GHzおよびGBW =2.3 GHz）が得られます。結論として、TGTFETは、低電力およびアナログ/ RFアプリケーションにおける次世代デバイスの有望な代替手段の1つになることが期待されています。

略語

C _gd ：

ゲートからドレインへの静電容量

C _gs ：

ゲートからソースへの容量

f _T ：

カットオフ周波数

GBW：

ゲイン帯域幅

g _ds ：

出力コンダクタンス

g _m ：

相互コンダクタンス

Hc：

チャネルレイヤーの高さ

Hg：

ゲート電極の高さ

Hs：

ソースレイヤーの高さ

LTFET：

L字型ゲートトンネル電界効果トランジスタ

N _D ：

n +ドレインのドーピング濃度

N _P ：

n +ポケットのドーピング濃度

N _S ：

p +ソースのドーピング濃度

N _sub ：

p-基板のドーピング濃度

R _o ：

出力インピーダンス

TGTFET：

T字型ゲートデュアルソーストンネル電界効果トランジスタ

Tox：

HfO ₂ の厚さ ゲート誘電体

Tp：

n +ポケットの厚さ

UTFET：

U字型ゲートトンネル電界効果トランジスタ

V _d ：

ソース電圧へのドレイン

V _g ：

ゲートからソースへの電圧

Wg：

ゲート電極の幅