接合型電界効果トランジスタ（JFET）：設計、動作、先進バリエーション

電界効果トランジスタの概念は、ユリウス・リリエンフェルトの1926年と1933年の米国特許（1,900,018）に遡ります。1947年、ショックリー、ブラッテン、バーディーンがこのデバイスを探求しましたが、実用上のハードルが彼らをバイポーラトランジスタへ向かわせました。ショックリーの画期的理論は1952年に発表されましたが、ジョン・アタラが動作するJFETを製作したのは1960年であり、半導体プロセスのマイルストーンとなりました。

電界効果トランジスタ（FET）は、単一タイプの電荷キャリアのみを用いて電流を伝導する単極性デバイスです。N型スラブは電子を、P型スラブは正孔を伝導します。

FETの動作

回路レベルでは、ゲート電圧がソースとドレイン間のチャネル抵抗を制御します。Nチャネルデバイスでは、チャネルは低濃度ドープされたN型Siスラブであり、両側の高濃度P型領域がゲートを形成し、BJTのベースに相当します。ソースとドレイン端子はそれぞれエミッタとコレクタに対応します。

FET製造にはクリーンルーム環境が要求されます。わずかな汚染でもデバイスを損なうため、バイポーラトランジスタより製造が困難です。今日、ほとんどのICは金属-酸化膜-半導体（MOS）FETを採用していますが、ディスクリートJFETも依然として使用されています。

接合型電界効果トランジスタ断面図。

適切にバイアスされたNチャネルJFETでは、ゲートがソース-ドレインスラブと逆バイアスダイオード接合を形成します。ソース-ドレイン間に電圧を印加すると、低濃度N型チャネルはゲートバイアスなしで双方向に伝導します。しかし、ゲートに逆バイアスを印加すると空乏層が拡大し、チャネル抵抗が増加します。チャネルがピンチオフするゲート電圧をピンチオフ電圧（V_P）と呼び、通常は数ボルトです。

図1は逆バイアス増大に伴う空乏層の成長を示します：(a) 初期空乏層、(b) 中程度のバイアスで空乏層拡大、(c) より高いバイアスでチャネル狭小化、(d) ピンチオフ発生、抵抗が劇的に上昇。

ソースとドレインは互換性があり、低ドレイン電圧（<0.6 V）では双方向に電流が流れます。より高いドレイン電源（数十ボルト）では、空乏層がドレイン側へ伸び、チャネル抵抗がわずかに増加します。NチャネルFETの回路記号を下に示し、ゲート矢印がダイオード様接合を示しています。

NチャネルJFET：断面図(a)と回路記号(b)。矢印は接合ダイオードと同じ方向を指す。非矢印側のバーがN型材料を示す。

Pチャネルデバイスでは役割が逆転します：チャネルがP型、ゲートが高濃度N型、すべての電圧極性がNチャネル構成に対して反転します。回路記号の矢印はゲートから外向きを指します。

PチャネルJFET：(a) 断面図、(b) 回路記号。正のゲートバイアス増大で抵抗上昇、ドレイン電流減少。

ディスクリートJFETは、ゲートをウェハー上面に配置し、幅広い空乏層を得るため高濃度P⁺ドープ、コンタクト抵抗低減のため高濃度N⁺ソース/ドレイン、ゲート誘起空乏層の深い浸透を許す低濃度N⁻チャネルで製造されます。

JFETデバイス断面：(a) ディスクリートデバイス、(b) 回路記号、(c) ICレイアウト。

IC用FETは、3端子すべてをダイ表面に露出させ、金属配線層で複数デバイスを相互接続可能にします。高周波アナログ用途では、ゲート下のチャネルを極薄にし、両側にゲート領域を設ける必要を排除します。

スタティック誘導トランジスタ（SIT）

SITは、パワー処理向けに設計された短チャネル・埋め込みゲートデバイスです。低ゲート抵抗と最小ゲート-ソース容量を備え、高速スイッチングを実現。数百アンペア、数千ボルト、最大10 GHzまで対応可能です。

金属-半導体FET（MESFET）

MESFETはJFETに似ていますが、接合ダイオードの代わりにショットキー金属コンタクトをゲートとして使用します。ショットキーゲートは低容量・高速化を実現。MESFETはディプレッションモードデバイス（ノーマリオン）で、最大30 GHzまでのマイクロ波パワー増幅器として採用されます。Si、GaAs、InP、SiC、ダイヤモンド上に製作可能です。

重要なポイント

• JFETは単極性デバイス；チャネル伝導は単一キャリアタイプに依存。
• ゲートの逆バイアスが空乏層拡大を通じてチャネル抵抗を制御。
• ソース、ゲート、ドレインはBJTのエミッタ、ベース、コレクタに直接対応。
• 先進バリエーション——SITとMESFET——がJFET原理を高電力・高周波応用へ拡張。

さらなる学習

• 接合型電界効果トランジスタ（JFET）ワークシート