高性能アナログ/RF T字型ゲートデュアルソーストンネルFET

要旨

本研究ではシリコンベースT字型ゲートデュアルソーストンネル電界効果トランジスタ（TGTFET）を導入し、詳細TCADシミュレーションで性能評価を行う。従来のL字型（LTFET）およびU字型（UTFET）TFETと比較分析し、TGTFET設計の利点を強調。T字型ゲートはトンネル接合界面での電界を増強するゲートオーバーラップを導入し、デュアルソースアーキテクチャが実効トンネル面積を倍増。n⁺ポケット導入でバンド間トンネル（BTBT）レートをさらに向上。シミュレーション結果、TGTFETはゲート-ソースバイアス1 Vでオン電流81 µA/µm、オン/オフ比6.7×10¹⁰を達成。0-0.5 V平均サブスレッショルドスイング（SS_avg）51.5 mV/dec、0.1 Vで最小スイング（SS_min）24.4 mV/dec。ドレイン誘起バリア低下（DIBL）に強い耐性。主要アナログ/RF指標：トランスコンダクタンス（gₘ）232 µS/µm、出力コンダクタンス（g_ds）214 µS/µm、ゲート-ソース容量（C_gs）0.7 fF/µm、ゲート-ドレイン容量（C_gd）3.7 fF/µm、カットオフ周波数（f_T）11.9 GHz、利得帯域幅積（GBW）2.3 GHz、すべてドレイン-ソース電圧0.5 Vで達成。UTFETとLTFET比較でTGTFETは優れたDC/AC特性を示し、次世代低電力およびアナログ/RF用途の有力候補として位置づけられる。

背景

MOSFET継続スケーリングは電力効率、スイッチング速度、デバイス密度改善を歴史的に牽引。しかし、電源電圧低減とリーク電流（I_OFF）の不可避的トレードオフで待機電力上昇、短チャネル効果（SCE）で信頼性劣化。対抗策としてサブスレッショルドスイング（SS）と動作電圧低減に注力。トンネルFET（TFET）はバンド間トンネル利用でSS<60 mV/dec達成、サブ0.2 V動作と著しく低いI_OFFを可能にする。

TFETは低消費電力デジタルロジックと新興アナログ/RF回路に特に魅力的。しかし従来P-I-N TFETはトンネル領域限定でオン電流（I_ON）が頭打ち。最近の構造革新、L字型（LTFET）とU字型（UTFET）ゲートでトンネル界面拡大、I_ON向上と小型化両立[参照]。それでも更なる性能向上と詳細アナログ/RF評価が必須。

T字型ゲートデュアルソースTFET（TGTFET）を提案：LTFET/UTFET比でトンネル面積2倍、ゲートオーバーラップで電界鋭敏化。TCAD研究で本設計がより高いI_ON、サブ60 mV/dec SS、優れたアナログ/RF指標を実現することを実証。

手法

TGTFET構造を図1に示す。ゲートは「T」字形（緑領域）、垂直および側方n⁺ポケット（黄）とオーバーラップしトンネル界面電界増幅。デュアルソース領域がゲート両側（サファイア）、n⁺ドレインがチャネル下部。この構成で実効トンネル面積増大とバンドベンディング急峻化、BTBTレート向上。

提案T字型ゲートデュアルソーストンネルFET（TGTFET）模式図

図2でTGTFET、UTFET、LTFET構造比較。TGTFETのゲートオーバーラップがトンネル効率向上、デュアルソース配置で他設計比接合面積2倍。

比較：a 提案TGTFET、b UTFET、c LTFET

主要シミュレーションパラメータ：H_s=30 nm、H_g=40 nm、W_g=6 nm、H_c=15 nm、T_p=5 nm、φ=4.33 eV、T_ox=2 nm（HfO₂）、N_S=1×10²⁰ cm⁻³、N_D=1×10¹⁹ cm⁻³、N_sub=1×10¹⁷ cm⁻³、N_P=5×10¹⁸ cm⁻³。全デバイスシミュレーション幅1 µm。

Silvaco Atlasで非局所BTBTモデル、ロンバルディ移動度、フェルミ統計、バンドギャップ縮小、ショックリー-リード-ホール再結合を用い物理精度確保。

結果と考察

デバイスメカニズムとパラメータ別DC特性

図3aにゲートオーバーラップ有無のTGTFET伝達曲線。オーバーラップでI_ONが7.5×10⁻⁵から8.1×10⁻⁵ A/µmへ向上（V_g=V_d=1 V）。図3bで同一幾何下TGTFET、UTFET、LTFET比較。TGTFETが2倍I_ON優位、SS_min=24.4 mV/dec（V_g=0.1 V）、SS_avg=51.5 mV/dec（0-0.5 V）。オン/オフ比6.7×10¹⁰（V_g=V_d=1 V）、6.5×10⁸（V_g=V_d=0.5 V）。

シミュレートa TGTFETゲートオーバーラップ有無伝達特性、b TGTFET、UTFET、LTFET伝達特性

図4に5 nmゲートオーバーラップ有無のBTBTレート。オーバーラップでトンネル領域拡大、直接I_ON向上に直結。

シミュレートBBT電子トンネルレート図：a オーバーラップなし、b 5 nmオーバーラップ、c 2デバイス比較、デバイス表面1 nm下；V_g=V_d=1 V

図5に3D電界マップ。5 nmオーバーラップで2顕著電界ピーク出現、なしでは不在。関連バンド構造（図5c）でより大きなトンネルウィンドウ、BTBTレートとI_ON増大説明。

デバイス3D電界模式図：a オーバーラップあり、b なし；シミュレートc ソースからポケット領域エネルギーバンド図（酸化物界面1 nm下）

図6でn⁺ポケット影響探索。ポケットドーピング増加でI_OFF急増（図6a）。固定ドーピング5×10¹⁸ cm⁻³でポケット厚7→3 nm減少がSSとI_ON改善（図6b）、サブスレッショルドリーク無顕著増大、軽いポケットドーピングがオフ状態BTBT抑制示唆。

異なるn⁺ポケットa 濃度、b 厚みでのシミュレートドレイン電流、V_d=1 V

図7でゲート高さ（H_g）とチャネル厚（H_c）検討。H_g適度増加で電子輸送阻害エネルギーバンドハンプ緩和（図7c）、I_ONとSS向上。H_c減少でI_ON微改善（図7b）だが、5 nmまで減少で深刻サブスレッショルドリーク（図8）、コーナーBTBT電流支配。

TGTFETシミュレート伝達特性：a 異なるH_g、b 異なるH_c、c 電流パス上伝導バンドハンプ

H_c=5 nm時オフ状態a BTBT電子トンネルレート、b 電流密度図

図9でドレイン-ソース電圧（V_d）影響調査。V_d<0.6 VでI_ON急上昇（チャネル抵抗低減）。1.8 V以上でI_ON飽和、I_OFF増大（コーナーBTBT増強）。中間域（0.6-1.8 V）でTGTFETは強健安定性能と強いDIBL免疫示す。

シミュレートドレイン電流：a V_d≤1 V、b V_d≥1 V

TGTFET、UTFET、LTFETのアナログ/RF性能

図10にV_d=0.5 Vでの3デバイス伝達曲線とトランスコンダクタンス（gₘ）。TGTFETピークgₘ=232 µS/µm、UTFET（120 µS/µm）とLTFET（110 µS/µm）のほぼ2倍、デュアルソースとゲートオーバーラップ効果。

a 伝達特性、b トランスコンダクタンス曲線、TGTFET、UTFET、LTFET、V_d=0.5 V

図11に出力特性、出力コンダクタンス（g_ds）、出力インピーダンス（R_o）。TGTFET出力電流はUTFET/LTFETの2倍、g_dsピーク214 µS/µm、R_o=4.6 kΩ/µm（V_d=0.45 V）。R_o対V_d非線形振る舞いは、ドレインバリア越え熱励起とトンネル制限伝導の相互作用起因、TFET文献で既報現象。

a 出力特性、b 出力コンダクタンス（g_ds）、c 出力インピーダンス（R_o）曲線、TGTFET、UTFET、LTFET

容量解析（図14）でC_gsはC_gd比無視可能、総ゲート容量（C_gg）はC_gd支配。V_d=0 VでC_ggはV_g上昇で急増（チャネル電子蓄積）。V_d=0.5 VでC_gdはV_g>0.6 Vまでフラット、低ゲートバイアスでチャネル電子捕獲限定反映。

TGTFET容量対V_g：a V_d=0 V、b V_d=0.5 V。UTFET：c V_d=0 V、d V_d=0.5 V。LTFET：e V_d=0 V、f V_d=0.5 V

図15で全3デバイスC_gdが固定V_gでV_d増大とともに減少、固定V_dでV_g増大とともに上昇確認。

C_gd特性：a TGTFET、b UTFET、c LTFET、異なるV_g下でのV_d依存性

カットオフ周波数（f_T）と利得帯域幅積（GBW）はf_T=gₘ/(2πC_gg)、GBW=gₘ/(2π·10·C_gd)で計算。図16でTGTFETがV_d=0.5 Vでf_T=11.9 GHz、GBW=2.3 GHz達成、UTFET（4.1 GHz、0.5 GHz）とLTFET（8.7 GHz、2.1 GHz）上回る。優れた周波数応答はデュアルソースアーキテクチャと低減C_gg由来。

TGTFET、UTFET、LTFETのa f_T、b GBW特性曲線、V_g依存性、V_d=0.5 V

結論

T字型ゲートとデュアルソースアーキテクチャを特徴とするシリコンベースTGTFETを導入。この構成でトンネル接合面積2倍化、ゲートオーバーラップで電界鋭敏化、I_ON=8.1×10⁻⁵ A/µm、I_ON/I_OFF=6.7×10¹⁰、SS_min=24.4 mV/dec達成。強いDIBL耐性と広V_d範囲で性能維持。アナログ/RF解析でgₘ=232 µS/µm、g_ds=214 µS/µm、C_gg≈3.7 fF/µm、f_T=11.9 GHz、GBW=2.3 GHz、UTFET/LTFET上回る。これら結果はTGTFETが将来低電力・高周波応用有力候補であることを確認。

略語

C _gd :

ゲート-ドレイン容量

C _gs :

ゲート-ソース容量

f _T :

カットオフ周波数

GBW:

利得帯域幅

g _ds :

出力コンダクタンス

g _m :

トランスコンダクタンス

Hc:

チャネル層高さ

Hg:

ゲート電極高さ

Hs:

ソース層高さ

LTFET:

L字型ゲートトンネルFET

N _D :

n⁺ドレインドーピング濃度

N _P :

n⁺ポケットドーピング濃度

N _S :

p⁺ソースドーピング濃度

N _sub :

p⁻基板ドーピング濃度

R _o :

出力インピーダンス

TGTFET:

T字型ゲートデュアルソーストンネルFET

Tox:

HfO₂ゲート誘電体厚

Tp:

n⁺ポケット厚

UTFET:

U字型ゲートトンネルFET

V _d :

ドレイン-ソース電圧

V _g :

ゲート-ソース電圧

Wg:

ゲート電極幅